Матричный сумматор

 

Изобретение относится к области вычислительной техники и позволяет повысить надежность путем сообщения устройству свойства отказоустойчивости и повысить достоверность обработки информации путем осуществления контроля правильности выполнения операций. Цель изобретения - упрощение сумматора. Матричный сумматор содержит восемь коммутаторов 1, 2, 3, 4, 5, 6, 29, 31, шесть групп элементов ИЛИ 7, 8, 10, 30, 12, 13, блок элементов И 11, два органа контроля 14, 28, блок управления 50, ло .«3 гический блок 32, шесть регистров 15, 16, 17, 18, 19, 20, четыре элемента ИЛИ 33, 34, 21, 27, элемент НЕ 22, четыре элемента И 23, 24, 25, 26. При фиксации органом контроля на выходе матричного сумматора в кодах Z и переноса Р ошибок S-a-0 или S-a-1, возникающих под действием физических отказов элементов сумматора, исходные операнды X и Y представляются в виде (X+1)modq, где q - основание системы счислений, и (Y-1)modq. После этого производится их сложение, но уже с задействованием не тех, что в первом цикле, элементов сумматора. Если и на этот раз на выходе сумматора получатся искаженные коды Z и Р, то операнды X и Y представляются в виде (X + + 2)rnodq и (Y-2)modq и т.д. Измене-. ние представления входных операндов X и Y производится до тех пор, пока на выходах сумматора не будут получены неискаженные коды Z и Р, 4 ил. 35 (Р (Л и ю Ui о (риг

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1424010 А 1 (5D 4 G 06 F 7/50, 11 00

"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ ир

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ll0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4162819/24-24 (22) 16. 12. 86 (46) 15,09.88. Бюл. М- 34 (72) И.А.Баранов и А.А.1Иикин (53) 681, 325. 5 (088. 8) (56) Авторское свидетельство СССР

767759, кл. G 06 F 7/50, 1978, Авторское свидетельство СССР

119 1348824, кл. С 06 F 7/50, 1986. (54) МАТРИЧНЫЙ СУММАТОР (57) -Изобретение относится к области вычислительной техники и позволяет повысить надежность путем сообщения устройству свойства отказоустойчивости и повысить достоверность обработки информации путем осуществления контроля правильности выполне/ ния операций. Цель изобретения — упрощение сумматора. Матричный сумматор содержит восемь коммутаторов

1, 2, 3, 4, 5, 6, 29, 31, шесть групп элементов ИЛИ 7, 8, 1Q, 30, 12, 13, блок элементов И 11, два органа контроля 14, 28, блок управления 50, логический блок 32, шесть регистров

15, 16, 17, 18, 19, 20, четыре элемента ИЛИ 33, 34, 21, 27, элемент

НЕ 22, четыре элемента И 23, 24, 25, 26, При фиксации органом контроля на выходе матричного сумматора в кодах суммы Е и переноса P ошибок

Б-а-0 или Б-а-1, возникающих под действием физических отказов элементов сумматора, исходные операнды Х и Y представляются в виде (Х+1)modq, где q — основание системы счислений, и (Y-1)modq. После этого производится их сложение, но уже с задействованием не тех, что в первом цикле, элементов сумматора. Если и на этот раз на выходе сумматора получатся искаженные коды Х и Р, то операнды

Х и Y представляются в виде (Х +

+ 2)modq и (Y-2)modq и т.д. Изменение представления входных операндов

Х и Y производится до тех пор, пока на выходах сумматора не будут получены неискаженные коды Z P.

4 ил, 1424010

Yl =Xi VX;

1 ;1 у = (V V

1са <са

<1/2

X;„) 4 Х, 30 фее у -(v

i =f <=4

Х;„) V Х„„ с 1

1+1 q + 1

= X;„VX„

Х, rU элеме нтов ИЛИ 7, 8

TIo q входов Х1„, с1), с! выходов переключателЬными! аждая гр уппа имеет три группы

Х,, Х1 (i = 1, У и опис111<ае тся функциями

Х; Л Х, Y=X iJX2vX;, у,;=Х„A х„„

Изобретение относится к вычисли- тельной технике и может быть использовано в управляющих ЦВМ объектов, к которым предъявляются повышенные требования к достоверности переработки информации, Цель изобретения — упрощение сумматора, На фиг. 1 представлена структурная схема матричного сумматора; на фиг. 2 — временная диаграмма его работы, на фиг. 3 — граф состояний блока управления сумматором, на фиг. 4 — функциональная электрическая схема блока управления (вариант возможной технической реализации) .

11атричнь<й сумматор (фиг ° 1) содержит коммутаторы 1 — 6, группы эл< ментов ИЛИ 7, 8, группу элементов

И 9, группу элементов ИЛИ 10, блок

11 элементов И, группу элементов

ИЛИ 12, 13, орган контроля 14, регистры 15 — 20, элемент ИЛИ 21, элемент НЕ 22, элементы И 23 — 26, эл<емент ИЛИ 27, орган контроля 28, коммутатор 29, группу элементов

ИЛИ 30, коммутатор 3 1, логический блок 32, элементы ИЛИ 33, 34, информац11онные «ходы 35, 36 сумматора, выходы 37 — 41 блока управления, вход 12 начальной установки, выходы

4:3, - 1 результата, информационные

1ка управления, 1(оммутатор 2 имеет (q — 1), где

q — основание системы счисления, инч формационный вход Х; (1 = 1, q — 1), упрапляю<ций вход U, (q — 1) выход У; и описывается переключательI I LIbIE I ф У Н К ЦИ Я МИ

Группа элементов И 9 имеет две грvTITII по q входов X;„Х 2 (i — ° q) q Y„ и описывается переключательными функциями

Группа элементов ИЛИ 12 имеет q групп-по j входов Х(1 (j = 1,...q

1 1 ° ° j) р q выходов Ур (f4 = 1 °

q) и описывается переключательными функциями

<)-Д

= (.ц, и х;,) v х дх,.,, е а2 где Х . и Х определены для нечетных -. 2+1. - И+1+9

2 2 ( а удовлетворяет равенству (с- + j — 1)modq р

<1

Группа элементов ИЛИ 13 имеет q групп по 3 входов Х; (2 = 1, q), два выхода У,, У2 и описынается переключательными

25 функциями

i(Ц ) где g F (1..., а-11, 1 ),...,j}.и удовлетворяют неравенству

l руппа элементов ИЛИ 30 имеет две

40 группы по два входа Х;, Х, (i

1, 2), два ныхода У2 и описывается переключательными функциями

Группа элементон И 9 имеет две группы по q входов X,, Хl (i = 1, ...q), q выходов Y, и описынается переключательными функциями

Блок 10 элементов И имеет q входов

Х (i = 1,...q), (q-1) группу по j

Ф выходов У,. (и = 1,...), ) = 1,...с1Г, 1

-1) и описывается переключательными функциями

24010 (Х + Y) TTlocl4 =3 з 14

Органы кс нтроля 14, 28 имеют по две группы входов Х!,, XI (1 = 1, q, j = 1, 2), выход Y и описываются переключятельными функциями

Ч Ф-Р Ч (х, Л x„«)У(Л x;„)1. ч(х„, Л x„)v(x„,Ë x„) Комбинационная схема 32 имеет три группы по два входа Х;„, Х

Х, (l = 1, 2), двя выхода !1, Ъ и описывается переключятельными функ— циями

Y, = (xÄ A х, hõ„)v(x Л х„$

А x»)V(x«A Х„Л х,)y (Хм Х„, Л Х„,), (Х, ЛХ Х, )Ч(Х 1АХ АХ )Ч

y(x«Ax„hx„,)y(x„h,х„Л х„) Матричный сумматор функционирует в двух режимах: первый режим имеет место при отсутствии в матричном сумматоре отказов элементов или отсутствии их влияния на искажение выходной информации сумматора при данных входных наборах, а второй режим — при фиксации на выходе сумматора логической ошибки S-а-0 или S-а-1 при данных входных наборах. Работа матричного сумматора в каждом из этих режимов поясняется с помощью временной диаграммы, представленной на фиг. 2.

Управление матричным сумматором осуществляет блок 50 управления, построенный на основе регистров с перемещаемыми единицами. Граф переходов состояний блока приведен на фиг, 3, где А, А, А, A (i = 1, 2, 3, j = 2, ..., с1 + 1) — состояния блока, а на лугах указаны условия переходов, причем обозначения, принятые на графе, соответствуют обозначениям на фиг. 4, на которой приведен один из возможных вариантов конкретной реализации блока 50.

Данный блок 50 содержит 3(q + 1)

DC-триггера, функции возбуждения блока 50, как это показано ня фиг. 4, построены на логических элементах

6HF., ЗИ, З-ЗИ-ИЛИ, 4-2И, (q — 1) ИЛИ, 2(q — 1)-2И, (q + 2)-2И-ИЛИ, (q

1)-ЗИЛИ, 3-(q — 1) ИЛИ и (q — 2) элементах 3-2И-ИЛИ.

Рассмотрим работу матричного сумматора, например, для q = 4, X = 3 и Y = 0 в первом режиме, а именно при отсутствии в нем физических от1р казов элементов или отсутствии их влияния на искажение выходной информации сумматора, Одновременно с поступлением на информационные входы 35 и 36 сумма15 тора операндов Х и т, представленных в кодах с позиционным представлением цифр системы счислений (ня временной диаграмме фиг. 2 данным кодам соответствуют сигналы Х4 и У, ня входе

2р 51 блока 50 управления формируется !! !! сигнал Пуск, под воздействием которого блок 50 формирует сигнал П

1 на вход 38 сумматора. Данный сигнал с входа 38 открывает через элементы

25 ИЛИ 33, 34 входные коммутаторы 3, 5.

В результате этого коды операндов

Х = 5 и Y = 0 поступают через узлы элементов ИЛИ 7 и 8 на узлы элементоц

ИЛИ 10 и элементов И 9.

Коммутация кодов операндов Х и Y ня узлы 10 и 9 приводит к тому, что ня входах узла элементс в ИЛИ 12 формируется сигнал 71, который соответ35 ствует сумме

4р а на вь!ходах узла элементов ИЛИ 13 сигнал Р перенося P = О.

Данные сигналы (коды) анализируются органом контроля 14. Тяк как в соответствии с нашим допущением о вы4 боре режима функционирования матричного сумматора коды Z u P не имеют логических ошибок, то орган контроля

14 снимает со своего выхода сигнал

С ошибки (фиг. ?). Отсутствие данного сигналя С ошибки приводит к появле-нию сигнала Н на выходе 48 матричного сумматора и к записн в регистры

15 и 18 кодов суммы 7. = 3 и переноса

P = О. После данной записи колы 7. и

Р вновь контролируются! код Р посту— пает на орган контр ля 28 чсрез откpbITbI коммутатор 29 и группу элементов ИЛИ 30. При отсутствии в кодах

7. и Р, поступивших ня выходы 43 и 44

1424010 матричного сумматора, логических о<эв<бок S-а-0 или S-а-1 сигнал ошибки на выхсд 49 не поступает и блок 50 управления формирует на выходе 54 сигнал успешного окончания операции, В этом случае, если в результате записи в пыходные регистры 15 и 18 в кодах 7. и Р возникает ошибка одной иэ категорий S-а-О или S-а-1, то сигнал 10 ошибки Ь с выхода 43 сумматора приводит к появлению сигнала на выходе

55 блока 50 управления. Наличие сиг( нала на данном выходе свидетельствует об отказе матричного сумматора и 15

Гассм< т1эп<м работу матричного сум- 20 мат ра в< втором режиме, а именно при фиксации органом контроля 14 ошибки одной !!:< категорий S-а-О или S-a-1

kоде 7. пли Р при поступлении на инфо1 ма<;по1<ныс нх щы 35 и 36 кодов 25

Х вЂ” 3 !! < = О.

С!! l !! ал С с,<в<хода ор гана контроля

1- ;срс < n<,".!oíò 111, 22 закрывает

I,<.нт 1 ? 3. В этом случае сигнал на ныхс д< 48 не формируется, на 30 чт< б. .:.к 50 управле<п,я отвечает выр; соткой игна.пз О на вход 39 и сигнала

Ы и» первый вход группы управляющих

I! (o!!,oí 3 7 .

<1 анля" шнй сигнал Г„ открывает 35 к чмут

45 Пус ь в данных кодах Z u P ошибки S-а-О и S-а-1 отсутствуют, Тогда орган контроля 14 формирует на выходе 47 сигнал V<, блок 50 управления — сигнал U на вход <0 и сигнал Wq на второй вход группы управляы1их входов 37. При этом сигнал V записывает код Z в регистр 16 код

<((У

Р— в регистр 19, а на выходах элементов ИЛИ 12 и 13 формируются

55 коды соответственно нелозможности получения на его выходах неискаженного результата при данных входных наборах (кодах Х = 3 и

Y = 01.

Н» вр< менной диаграмме (фиг. 2) да<п <м колам соответствуют сигналы

Z è Р

Поско.. ьку в этом cs:ó÷àå при формировании кодоз< Е !f Р передача сигналов осуществляется не по тем цепям, что в первом цикле формирования кодов 7. н Г, а по другим, то при этсм происходит исключение влияния на 1<скажение выходной информации сумматора физических отказов, проявившихся в первом цикле.

l С

Пусть в данных кодах Z u P ошибки S-а-0 и S-а-1 отсутствуют, Тогда орган контроля 14 формирует на выхnr< 47 сигнал Vc, а блок 50 управл< ния — сигнал П на вход 40 и сигнал И< на первый вход управляющих входов 37. Под действием сигнала Vq

/ код 7. записывается в регистр 16, / а код P — в регистр 19.

Управляющий сигнал U> открывает коммутаторы 2 и 5. При этом коммутатор 2 коммутирует сигнал W со своего первого входа на третий выход, что равносильно преобразованию кода

"1" в код "3" °

В результате данной коммутации на выходах узлов элементов ИЛИ 12 и 13 формируются коды соответственно:

Z = (Y + 3)mod4 = (Y — 1)mod4=3 и P = 1

На временной диаграмме (фиг ° 2) данным кодам соответствуют сигналы

7- и Pz .

Пусть в связи с наличием в матричном сумматоре физических отказов сигнал Z не формируется. Тогда на выходе органа контроля 14 будет получен сигнал С ошибки, а на выходе 46 сигнал (будет отсутствовать. При этом сигнал С ошибки сбрасывает все триггеры 15-20, блок 50 управления вырабатывает сигнал W на второй вход группы входов 37 и сигнал U на вход 39. Таким образом, в следующем цикле работы сумматора на выходах групп элементов ИЛИ 12, 13 формируются коды соответственно;

На временной диаграмме фиг. 2 данным кодам соответствуют сигналы Z л и P

Z — (Y + 2)mod4 — (Y — 2)mobs ?

Р = 1

2401 0

50 (P + P» + P» ") Коды Z» и Р, поступающие на выходы 43 и 44 матричного сумматора, анализируются органом контроля 28.

При этом блок 50 управления формирует сигнал успешного окончания операции на выходе 54 в том случае, если в блок 50 управления поступает сигнал с выхода 45 и сигнал ошибки

Ь на выходе 49 отсутствует. В протинном случае (если на выходе 49 есть сигнал ошибки) блок 50 управления формирует сигнал на выходе 55, что свидетельствует об отказе матричного сумматора и невозможности получения на его выходах неискаженного результата при данном входном наборе. Сигнал на выходе 55 блока 50 управления формируется также в том случае, если орган контроля 14 фиксирует ошибку

S-а-0 или S-а-1 q раз, т.е. при на55

7 14

На временной диаграмме (фиг. 2) данным кодам соответствуют сигналы

Z и Р .

/V IV

Пусть и кодах Z u P ошибки

S -а-0 и S -a-1 отсутствуют. Тогда орган контроля 14 формирует сигнал

V> на выходе 46, который записывает коды 7 и РЯ в регистры 17 и 20, а блок 50 управления формирует сигналы Uq на вход 41.

Управляющий сигнал U4 открывает коммутаторы 1 и 4. При этом на выходы узлов элементов ИЛИ 12 и 13 поступают коды, Z = Z1 + Z = (Х + 2)mod4 +

IV

+ (Y — 2) mod4 = (Х + Y) mod4 = 3, v

P = 0

На временной диаграмме (фиг. 2) данным кодам соответствуют сигналы

Если в этих кодах Z и P ошибки

S-а-0 и S-а-1 отсутствуют, то сигнал ч у

Ч4 записывает коды Z u P н регистры 15 и 18 и сообщает автомату управления (50) о завершении формирования в матричном сумматоре суммы Z.

Формирование кода переноса P производится логическим блок ом 32, который на основе анализа кодов P ", P, P хранимых в регистрах 19, v

20, 18, присваивает ему значение в соответствии со следующим выражением:

30 личии сигнала 4 на любом входе группы вх дон 37.

Таким образом, ннеденные функциональные элементы и их связи позволяют получить неискаженный код суммы на выходах матричного сумматора при наличии в нем не менее одного отказа.

Это обеспечивается за счет изменения на входах 37 управляющего операнда, что равносильно изменению представления операндов X u Y.

Данное изменение представления операндов Х и Y приводит к задействованию после каждого подобного изменения других элементов и шин сумматора, а следовательно, к парированию их отказов, Как показывают результаты анализа данного технического решения, среднее число отказов в данном сумматоре, после которого последний считается неработоспособным, для q = 2 равно 5 при потенциально возможном числе отказов в самом сумматоре 33, для q = 4 равно 12 при потенциально возможном числе отказов н самом сумматоре 66, для q = 6 равно 19 при потенциально возможном числе отказов в самом сумматоре 103, для q = 8 равно 26 при потенциально возможном числе отказов в самом сумматоре 144.

Ф о р м у л а и з о б р е т е н и я

Матричный сумматор, содержащий восемь коммутаторов шесть групп элементов ИЛИ, первый орган контроля, блок элементов И, элемент НЕ, четыре элемента И, блок управления, два элемента ИЛИ, группу элементов

И, причем тактовый вход блока управления сг>единен с тактовым входом сумматора, а первый его выход соединен с первым входом первого элемента

И и входом упранления первого коммутатора, первый информационный нход сумматора соединен с информационным входом нторого коммутатора, вход управления которого соединен с выходом первого элемента ИЛИ, второй информационный вход сумматора соединен с информационным входом третьего коммутатора, вход управления которого соединен с выходом второго элемента ИЛИ, первый и второй входы элементов ИЛИ первой группы соединены соответственно с выходами первого и второго коммутаторов, первьи1 и второй

I 42401 0

10

20

30

50

55 входы элем нтов ИЛ1! второй группы соединены соответственно с выходами трет1,его и четвертогo коммутаторов, выходь1 лементов ИЛИ первой группы соед11нень1 соответс твенно с первыми входлми элементов ИЛИ третьей группы и эл ментов И группы, вь(ходы элементов ИЛИ второй группы соединены соответственно с вторыми входами элементов ИЛИ третьей группы и элементов И группы, выходы элементов И группы

СОЕДИНЕНЫ С ПЕР ВЬ1МИ ВХОД ЛМИ ЭЛЕМЕ Нтов ИЛИ четвертой группы и первыми входлмп элементов ИЛИ пятой группы, нторь(с н.;оды которых соединены соответс. TIIC II »n c II Topbmv Ilxoy(aml элементов ИЛ11 (етверто1 группы и выходом блок; элементов И, вход которого соед1 .1(ен с в11ходлмн элементов ИЛИ третьей группы, выход элемента 11Е с оеп1(лен с первым входом второго эдемеllTa И, выход пятого коммутлторл сое,011(ен с первыми входами элементов

ИЛИ Il e с той гр уппь1, в1.1ходы к о торой соединены с входлми первой группы первого орглнл Koíòðo.lë и первым выхо (ом peзультлтл сумматора Бторои

III (xone р езуль Tл Tл сумма тopл соединен с вх(;(лм11 второй группы первого оргл1ьл контро. III, о т л и ч л ю щ и йс я тем, что, с llcëblo упрощения, суммлтор дополнительно содержит два элементa ИЛ11, второй орган контроля, шесть рег11стров, логический блок, причем вход управления шестого коммутлтэрл соединен с входами упрлвления первого и седьмого коммутаторов, информлциоьпн (й вход которого соединен с 11пформлционным входом пятого коммутaTcрл и выходом первого регистрл, вхо I начальной установки которого соединен с входами плчлльной установки второго, третьего, четвертого, пятого, шестого регистров и вь(ходом третьего элемента ИЛИ, первый вход которого соединен с входом нлчлльной установки сумматора, входы разрешения записи первого, второго регистров соединены с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И и первым информационным входом блока управления, второй информационный вход которого соединен с вторым входом четвертого элемента

ИЛИ и выходом второго элемента И, второй вход которого соединен с вторым выходом блока управления, первыми входлми первогo и второго элементов ИЛИ и входом управления пятого коммутатора, выход элемента НЕ соединен с вторым входом первого эле— мента И и с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с третьим выходом блока управления, входом управления восьмого коммутатора и вторь(м входом второго элемента ИЛИ, четвертый выход блока управления соединен с вторым входом чет-. вертого элемента И, вторым входом первого элемента ИЛИ и входом управления четвертого коммутатора, третий и четвертъ1й информационные входы блокл управления соединены соответственно с выходами третьего и четвертого элементов И, второй вход третьего элемента ИЛИ соединен с входом элемента HI . и выходом второго органа контроля, входы первой группы которого соединены соответственно с информационными входами первого, третьего, четвертого регистров и выходами элементов ИЛИ четвертой группы, входы второй группы второго органа контроля соединень1 соответственно с выходами элементов ИЛИ пятой группы, информационными входами второго, пятого и шестого регистров, выход третьего элемента И соединен с входами раз-решения записи шестого и третьего регистров, выход четвертого элемента

И соединен с входами разрешения записи пятого и четвертого регистров, информационные входы четвертого и восьмого коммутаторов соединены с пятым выходом блока управления, пятый информлционный вход которого соедипен с вь(ходом первого органа к(;нтроля, выход второго регистра соединен с вторым выходом результата сумматорл, выходы пятого и шестого регистров соединены соответственно с информационными входами первого и шестого коммутаторов, выходы седьмого коммутатора, четвертого и третьего регистров соединены соответственно с первым, вторым, третьим информационными входами логического блока, выходы которого соединены соответственно с вторыми входами элементов

ИЛИ шестой группы, выходы которых соединены соответственно с входами первой группы первого органа контроля, выходы восьмого и шестого коммутаторов соединены с третьими входаэ

11 ми элементов ИЛ11 соответственно первой и второй групп, первый и второй выходы управления сумматора соединены соответственно с шестым и седьмым выходами блока управления, входы сброса и пуска которого соединены соответственно с входами сброса и пуска сумма тора . 1 42401 0

Ырос

Орос аг

Составитель M.Åñåíèíà

Техред М. Ходанич Корректор С. Черни

Редактор А.Маковская

Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., 4/5

Заказ 4688/51

IIp изв .дственно-полиграфическое предприятие, г. Ужг р д, ул. Проектная, 4