Устройство для вычитания
Изобретение относится к вычислительной технике и позволяет повысить достоверность результатов выполнения операций и надежность путем придания устройству для вычитания свойств самокоррекции и устойчивости к отказам. С этой целью устройство содержит шифраторы , узлы восстановления, элементы НЕ, регистры, группы элементов И, два дешифратора, матрицу вычитания, элемент задержки, коммутатор, сдвиговый регистр, генератор импульсов и счет чик. Уменьшаемое и вычитаемое поступают в устройствов равновесном коде 2 из 4, преобразуются в корректирующие равновесные коды и при необходимости корректируютсяJ- Исправление ошибок двойной кратности и выше осуществляется как в операндах, так и в результате вьтолнения операции. 1 3.п. ф-лы, 2 ил. 3 табл. «g
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
„„SU„„141870 (51) 4 G 06 F 7/50 11/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
:В
ГОСУДАРСТВЕННЫЙ КОМИТЕТ. СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4176674/24-24 (22) 06.01.87 (46) .23.08.88. Бюл. У 31 (72) И. А. Баранов и А. А. Шикин (53) 681.325.5(088.8) (56) Авторское свидетельство СССР
В 1016781, кл. G 06 F 7/50, 1982.
Авторское свидетельство СССР
N 1083183, кл. G 06 F 7/50, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ (57) Изобретение относится к вычислительной технике и позволяет повысить достоверность результатов выполнения операций и надежность путем придания устройству для вычитания свойств самокоррекции и устойчивости к отказам.
С этой целью устройство содержит шифраторы, узлы восстановления, элементы
IE регистры, группы элементов И, два дешифратора, матрицу вычитания, элемент задержки, коммутатор, сдвиговый регистр, генератор импульсов и счетчик. Уменьшаемое и вычитаемое поступают в устройство- в равновесном коде
"2 из 4", преобразуются в корректирующие равновесные коды и при необходимости корректируются Исправление ошибок двойной кратности и вьппе осуществляется как в операндах, так и в результате выполнения операции.
1 з.п. ф-лы, 2 ил. 3 табл.
1418703
Изобретение относится к вычислительной технике и может быть исполь, зовано в системах обработки информа, ции, к которым предъявляются повышен5 ные требования rro надежности и. достоверности данной обработки.
Целью изобретения является повышен ние достоверности вычислений и повышение надежности путем сообщения уст- 10 ройству свойства отказоустойчивости.
На фиг. I представлена функциональная схема устройства для вычитания; на фиг. 2 — то же, узла восстановления. 15
Устройство для вычитания содержит подключенные к входам 1 вычитаемого устройства шифраторы 2-4. Выходы шифратора 2 через последовательно соединенные узел 5 восстановления и эле- 20 мент HE б подключены к входам регистров 7 и 8, Выходы шифраторов 3-4 сое,динены с входами групп 9-10 элементов
ИПИ. Вторые входы групп 9 элементов ИЛИ подключены к выходам регистров 7 25 .и 8. Выходы групп 9-10 элементов ИЛИ .через соответствующие последовательно соециненные узлы 11-12 восстанов.ления и элементы НЕ 13-14 подключены к входам регистров 15, 16-17, 18. Вы- 30 ходы регистров 17 и 18 через последоi вательно соединенные узел 19 восстановления и дешифратор 20 подключены к входам вычитаемого матрицы 21 вычитания. Вход 22 начальной установки устройства подключен непосредственно через элемент И 23 и элемент 24 задержки и управляющим входам коммутатора 25, информационные входы котороГо через сдвиговый регистр 26 соеди- 40 иены с выходом генератора 27 импульсов. Вход 22 начальной установки устройства подключен также к установочньм входам сдвигового регистра 26, триггера 28 и счетчика 29, счетный вход которого соединен с выходом сдвигового регистра 26, а выход подключен к выходу 30 признака окончания работы устройства. Тактирующий вход триггера 28 подключен к выходу
50 сдвигового регистра 26, а информационный вход триггера 28 соединен с выходом знака разности матрицы 21 вычитания, вход переноса которой подключен к выходу триггера 28 и знако- вому выходу 31 устройства. Выходы 32 уменьшаемого устройства через шифраторы 33-35 соединены с входами групп
36-38 элементов ИЛИ, выходы которых через последовательно соединенные узлы 39-41 восстановления и элементы
НЕ 42-44 подключены к входам регистров 45, 46-49, 50. Выходы регистров
45 и 46 соединены с вторыми входами группы 37 элементов ИЛИ, а выходы регистров 49 и 50 через последовательно соединенные узлы 51 восстановления-и дешифратор 52 подключены к входам уменьшаемого матрицы 2! вычитания, Выходы разности матрицы 21 вычитания через последдвательно соединенные шифратор 53; узел 54 восстано-. вления и элемент НЕ 55 подключены к входам регистров 56 и 57, выходы которых соединены с входами группы 36 элементов ИЛИ, Контрольные выходы узлов 11, 12, 19, 39-41, 51 восстановления подключены к входам соответствующих инверторов 6, 13, 14, 55, 42 и и 44. Контрольный выход узла 54 восстановления соединен с контрольным выходом 58 устройства. Выходы коммутатора 25 подключены к синхронизирующим входам инверторов 6, 13,.14 42, 43, 44 и 55, тактирующие выходы которых соединены с тактирующими входами регистров 7, 8, 15-18, 45-50, 56 и 57. Каждый узел восстановления (фиг. 2) содержит подключенные к вхо-, дам орган 59 контроля, группу 60 элементов И, группу 61 элементов ИЛИНЕ и коммутаторы 62-67. Выходы органа
59 контроля подключены к контрольному выходу узла восстановления, к управляющим входам коммутаторов 62-67 и через элементы ИЛИ 68 и И 69 — к общим входам группы 60 элементов И и группы 61 элементов ИЛИ-НЕ, выходы которых через элемент ИЛИ 70 соединены с управляющими входами коммутаторов 62-67. Выходы .коммутаторов 62-67 через элементы ИЛИ 71-78 подключены к выходам узла восстановления.
Уменьшаемое и вычитаемое поступают на входы 1 и 32 устройства в равновесном коде "2 из 4".
Соответствие между цифрами от 0 до 5 и их представлениями в коде "2 из 4" представлено в табл. 1.
Устойчивость к отказам,отдельньм элементов устройства обеспечивается за счет перекодирования непосредственно в устройстве равновесных кодов уменьшаемого, вычитаемого и частного в так называемые "равновесные корректирующие" коды. В этих кодах при8703 выхода у,, по четыре выхода у", по тактирующему выходу v и описываются переключательнымн функциями
141
v - U Группы, 9. 10, 36-38 злементов ИЛИ имеют по четыре входа x (i =1,, ° .,4) (( по четыре входа х;, по четыре входа 15 у!, по четыре входа у., по четыре вы1 » Ф l( хода z„, по четыре выхода z, и описываются переключательными функциями ( г; =x,÷ó 20 х ) (Узлы 5, 11, 12, 19, 39-41, 54 вос- 25 становления предназначены для исправления в поступающих на их входы "равновесных корректирующих" кодах ошибок одиночной кратности и обнаружения ошиошибок двойной кратности. 30 Элементы НЕ 6, 13, 14, 42-44, 55 предназначены для изменения с прямого на инверсное представление цифр ,в "равновесных корректирующих" кодах. Элементы НЕ имеют по четыре входа (( х (i = 1,...,4), по четыре входа х, по два синхронизирующих входа U<) О по контрольному входу k, по четыре Е< Х<Х (7 74 Ч Y 7 V PY Ч Х X (Y V X Y Х<Х>(7»У Ч Y<74 ч PY Y v Y<Уг)Ч Ч X ХХ4(7274 Ч 727 × РУ У Ч У< 74) ) Ъ < 4 ) < 2 3 < 2) 7 7 Ч РУ< Уз.Ч Р7 74 )Ч 7 74 Ч РУ<74Ч РУ<74)Ч Ч Х<Х (7<7 Ч 7< 7» Ч X Ч Х Х (7< 74 Ч 7 74 < У 74 Ч PY< Yz Ч РУ У )Ч 4 Ч PY, Y Ч PYz 74)Ч г Ф(7< 72 Ч 7 73 Х Х4(У<Уг ч 7<7 ч 7 74ч РУ<74 ч РУ 74) ) нято рассматривать два представления: прямое и инверсное. Соответствие между цифрами от 0 до 5 и их прямыми представлениями в "равновесном корректирующем" коде представлено в табл. 2. Соответствие между цифрами от 0 до 5 и их инверсными представлениями в "равновесных корректирующих" кодах представлено в табл. 3. Преобразование равновесных кодов уменьшаемого, вычитаемого и разности ,производится дешифраторами 2-4, 33-35 и 53. Данные дешифраторы имеют по четыре входа х (i = 1,...,4), по четыре выхода у,, по четыре выхода у и 1 I описываются переключательными функциями у, =хх,чхх<) i=1,...,4 Дешифраторы 20 и 52 предназначены для преобразования "равновесных корректирующих" кодов в равновесные коды. Дешифраторы имеют по четыре входа х, (i = 1,...,4), по четыре входа х по четыре выхода у и описываются nel реключательными функциями Матрица 21 вычитания имеет четыре входа уменьшаемого х; (i = 1,...,4), четыре входа вычитаемого у;, вход переноса р, четыре выхода разности г,, выход знака разности r и описыва ется переключательными функциями Yz ЧУ 73)V 1418703,Z y - Х, Х,(У„7 V У,У„Ч Yz Y4 V РУ< У Ч РУ,У Ч Ч PY Y4) Ч Х<Х (У„У Ч YzYS Ч У. 74 Ч PY, YzV Y PY< 74 Ч Р7 74 Ч Р7» Y ) Ч Х <Х 4(7< Yz Ч V 7, Y4 V УдУ«Ч РУ< У Ч РУ У Ч РУЗ74.)Ч XzX>(Y< Y>V YzY> V Y>Y4 Ч РУ< Yz V РУ<74Ч Р7 74)ч XzX4(Y Е4 Х<Хк(7<7,Ч 7,7 ЧУ 7 ЧРУ У ЧУ Y Р)Ч < Х Ч Х„Х4 (7,74 Ч 7 .7 Ч У 74 Ч РУ, У .Ч PY Y4)Ч ЧХХ (YY VYY ×774ч PY< Y V PY 74)Ч РУ 7 V PY 74)Ч Ч Х Х4(7< 7ç Ч УЯ74 Ч 7 74 Ч X X4(Y< Yz v Y, Y4 Ч Yq74 Ч РУ, Yg V РУ У ); Х,Х 7, У Рч Х<Х (7<7 ЧРУ„У ) V Х Х (7,7 Ч Ч Y<У,Ч РУ<74)ч Х<Хз(7< Ч PYzY ) Ч Х Х4(У,Ч v Y 7 v PYzY4) Ч X X4(7» Ч У ЧР). < (Х< Хгх Ч Х< Х Х4 Ч Х< Х Х4 Ч Х к Х4) << "(Х S <" (Х Х х> Ч Х< Х Х4. Ч X У< Уэ74 v 7z7y74) (У< " Ут V 7 V У4) 1 У< 7z74 " Коммутатор 25 имеет (2N+2) входов, 35 где N — - разрядность шестиричного представления уменьшаемого, вычитаемого и разности х, (i 1,...,2N+2) три управляющих входа (д .(j 1,...,3), (2N+2) выходов у, и описывается пере- 40 ключательными функциями У; х, Q,V(b Q,, i = 1,3,5,...j2N+1 у = х> и V (о <д, j = 246, ...,2И+245 1 Р Орган 59 контроля имеет четыре входа х, (i 1,...,4), четыре входа у;, < выход S истинности первого кода, выход S истинности второго кода, выход S ошибки категории S - а - 0 первого < кода, выход S ошибки категории S Ю а — 1 первого кода, выход ошибки S категории S — а — 0 второго кода, выход Sz ошибки категории S - а - 1 второго кода, выход.S ошибки двойной кратности и описывается переключательными функциями 1418703 II (У» У У ° У» Ур У4 ч У» У У» ч У У У») У» У У У4 — 8 S ч S S ÷ S@S ч S Sz ч х» х х л ч ч у, у у у4 ч х»xÄДо I у утуьy ° S х»у;, 1 = 1 ° ° ° 4 ° 20 у = х; ЧЯчг. Группа 60 элементов И имеет четыре входа х; (i = 1,...,4), четыре входа у, четыре выхода z,, общий вход 1 и описывается переключательными функциями Группа 61 элементов ИПИ-HE имеет четыре входа х, (i = 1,.. °,4), четь»ре входа У; общий вход, четыре выхода z«, и описывается переключательными функциями z, =х чуч, i = 1,...,4. Коммутаторы 63 и 66 имеют по четыре входа х (i = 1,...,4), по управляющему.входу S по управляющему вхо- 25 ду r, по четыре выхода у; и описываются переключательными функциями у, х Sr, 30 Коммутаторы 64 и 65 имеют по четыре входа х; (i = 1,...,4), по управляющему входу S по управляющему входу r, по четыре выхода у и описывают ся переключательными функциями Устройство работает следующим образом. 40 Одновременно с поступлением на вховходы 32 уменьшаемого устройства и входы 1 вычитаемого устройства равновесных кодов уменьшаемого и вычитаемого подается сигнал на вход 22 на- 45 чальной установки устройства. Под воздействием этого сигнала открывается элемент И 23 и импульс с его выхода через коммутатор 25 поступает на первые синхронизирующие входы всех 50 элементов НЕ 6, 13, 14, 42-44 и 55. В результате этого в соответствующие регистры 7, 8, 15-18, 45-50 записываются в прямом представлении равновесные корректирующие коды умень- 55 шаемого и вычитаемого. Запись,. при необходимости, данных кодов в регистры 7, 8, 15-18, 45-50 в инверсномпредставлении осуществляется под воздействием управляющего сигнала, поступающего с выхода элемента 24 задержки через коммутатор 25 на вторые синхронизирующие входы элементов НЕ 6, 13, 14, 42-44. Равновесные корректирующие коды уменьшаемого и вычитаемого поступают на информационные входы регистров 71 8, 15-18, 45-50 с шифраторов 2-4, 33-35 через группы 9, 10, 36-38 элементов ИЛИ, узлы 5, 11, 12,. 39-41 восстановления и элементы HE 6, 13, 14, 42-44. При осуществлении записи в регистры устройства кодов уменьшаемого и вь|читаемого возможно исправление одиночных ошибок как .категории S-а-0, так и категории S-a-1 с помощью узла. восстановления и двойных ошибок с использованием органа, 59 контроля, узла восстановления и элемента НЕ. Исправление ошибок в равновесных корректирующих кодах рассмотрим на следующих примерах. Пусть два разряда уменьшаемого (вычитаемого) имеют прямое представление в равновесном корректирующем коде следующего вида 1001 0110 и 0101 0101. Предположим, что в результате воздействия физических отказов элементов или сбоя на входы узла восстановления поступил искаженный код: 1000 0110, 1101 .0101, 1101 0111, 1111 0101. При поступлении на входы узла восстановления"кода 1000 0110 орган 59 контроля сформирует нулевые сигналы В I S, S, S и единичные сигналы S, S И S, $ . При этом на выходе элемента ИПИ 68 и элемента И &9 будут единичные сигналы. Единичный сигнал с выхода элемента ИПИ.68 открывает элементы И группы 60, а единичный сигнал с выхода элемента И 69 закрывает элементы ИЛИ-НЕ группы 61. В результате этого как на выходах группы 60 элементов И, так и на выходах группы 61 элементов ИЛИ-НЕ будут получены коды 0000. Нулевой сигнал с выхода элемента ИЛИ 70 совместно с нулевым сигналом органа 59 контроля открывают коммутатор 65, который производит инвертирование разрядов кода 0110.. Это приводит х тому, что на первые четыре 03 9 14187 выхода узла восстановления поступает восстановленный код 1001, а на вторые четыре выхода узла восстановления через коммутатор 67, открытый единичным I 5сигналом S органа 59 контроля, поступает код 0110. Таким образом, на выходах узла восстановления будет полу=:ен код 1001 0110, . При поступлении на входы узла вос- 10 становления кода 1101 0101 орган 59 контроля формирует нулевые сигналы и S $ + $z, $,, S и единичные сигна« II ц лы, $, $ . При этом на выходе элемента ИЛИ 68 н элемента И 69 будут нуле- 16 вые сигналы. Нулевой сигнал с выхода элемента KIN 68 закрывает элементы И группы .60, а нулевой сигнал с выхода элемента И 69 открывает элементы ИЛИНЕ, группы 61. В результате этого на 20 выкодах группы 60 элементов И будет получен код 0000, а на выходах группы 61, элементов ИЛИ-НŠ— код 0010. Получаемый при этом единичный сигнал с вьйкода элемента ИЛИ 70 совместно с 25 I нулевым сигналом $ орган 59 контроля отКрывают коммутатор 66, через который на первые четыре выхода узла восстановления поступает без преобразований код 0101. На вторые четыре вы- 30 хода узла восстановления через коммутатор 67 тажке поступает код 0101. . Таким образом, на выходах узла восстановления будет получен код 0101 0101. Аналогично можно показать воз35 можность исправления узлом восстановления одиночной ошибки в любой пози1 ции равновесного корректирующего кода. При поступлении на входы узла вос-.4р становления кода 1101 0111 орган контроля формирует нулевые сигналы $ Р И И Э $($ S ) S S и единичный сиг нал $. С контрольного выхода узла восстановления сигнал S поступает в элемент НЕ, стоящий перед регистрами, с которых на входы узла восстановления поступает искаженная информация. Под воздействием сигнала S производится повторная запись кодов в данные О регистры, но уже в инверсном представлении. Наиболее вероятно, что причи- ной появления ошибки двойной кратности в данной ситуации является отказ типа "коРоткое замыкание" как минимум бб двух разрядов рассматриваемых регистров. Предположим, что таких отказавI ших разряда три: х, .х и х . При записи нулевого кода 0000 0000 в такие регистры, на их выходах будет получен код 1100 0010. После осуществления элементом НЕ инвертирования кода 0101 0101 в регистры будет записываться код 1010 1010. В результате данной записи в узел восстановления .поступает код 1110 1010, содержащий ошибку категории $ — а - 1 одиночной кратности, а на выходах узла восстановления после исправления ошибки будет получен код 1010 1010. Данный код является инверсным представлением того же самого числа, прямым представлением которого являлся исходный код 0101 0101. Аналогично можно показать возможность исправления инвертором и узлом восстановления любой симметричной ошибки двойной кратности. При этом число:симметричных отказов разрядов в регистрах, хранящих равновесный корректирующий код, может достигать трех из восьми. После записи в регистры 7, 8, 1518, 45-50 равновесных корректирующих кодов уменьшаемого и вычитаемого сигнал с входа 22 начальной установки устройства снимается одновременно со снятием кодов уменьшаемого и вычитаемого с входов 32 и 1 устройства. По переднему фронту сигнала начальной установки происходит установка в нулевое состояние триггера 28, а по заднему фронту счетчика 29 и установка единичного. сигнала на первом и нулевых сигналов на всех остальных выходах сдвигового регистра 26. После этого на первом выходе коммутатора 25 формируется единичный сигнал, который осуществляет запись первого раз ряда z,, частного, представляемого в равновесном корректирующем коде, в ререгистры 56 и 57. При этом формирование первого разряда z, частного производится следующим образом. При начальной установке первые разряды уменьшаемого и вычитаемого записываются в равновесном корректирующем коде соответственно в регистры 49, 50 и 17, 18. Код первого разряда х, уменьшаемого,с регистров 49 и 50 поступает через узел 51, восстановления, исправляющего одиночные ошибки, и через дешифратор 52, преобразующий равновесный корректирующий код в равновесный, на входы уменьшаемого матрицы 21 вычитания. Равновесный код первого разряда у, вычитаемого поступает на входы вычитаемого матрицы 21 z, = (х, — у, - 0)modq, а на выходе знака разности сигнал -(О, при х,— у, 1, при х<(у, 11 141 вычитания с регистров 17 и 18 через узел 19 восстановления и дешифратор 20. Так как триггер 28 при начальной установке сбрасывается в "0", то на выходах .разности матрицы 21 вычитания формируется равновесный код цифры 8703 5 15 производится обнуление регистров ? и 8 и перезапись равновесного корректирующего кода первого разряда z, из регистров 56 и 57 в регистры 45 и 46. Кроме того, по сигналу с (2N+2)-ro выхода коммутатора 25 производится увеличение содержимого счетчика 29 на . "единицу". На этом первый такт работы устройства заканчивается. Все последующие такты выполняются аналогично первому. После окончания последнего N-го такта счетчик 29 формирует сигнал на выход 30 признака . окончания работы. Данный сигнал укаДанный сигнал P поступает на ин= формационный вход триггера 28, который по сигналу с первого выхода сдвигового регистра 26 устанавливается. .20 при P = 1 в единичное, а при P = 0— в нулевое состояние., Равновесный код цифры z< после преобразования в равновесный корректирующий код в шифраторе 53 и исправ- 25 ления ошибок в узле 54 восстановления через элемент НЕ 55 поступает на входы регистров 56 и 57, где он хранится до следующего такта работы устройства. При обнаружении в равновес- 80 ном корректирующем коде цифры z<, ошибки двойной кратности одной из, категорий S-а-0 или S-а-1 узел 54 восстановления формирует сигнал на контрольном выходе 58 устройства ин35 формируя тем самым вьппестоящую систему о невозможности получения неискаженного кода разности. После записи в регистры 56 и 57 равновесного корректирующего кода пер-4 вого разряда z разности управляющими сигналами с третьего и четвертого вы-. ходов коммутатора 25, поступающими на. синхронизирующие входы элементов НЕ 14 и 44, производится перезапись в реги- .45 стры 49, 50 и 17, 18 равновесных кор-, ректирующих. кодов вторых разрядов уменьшаемого и вычитаемого и т.д. По управляющим сигналам с (2N-1)-ro u 2 N-ro, где N — разрядность шестиричного представления уменьшаемого и вычитаемого, выходов коммутатора 25 производится перезапись равновесных корректирующих кодов старших разрядов уменьшаемого и вычитаемого из регистров 45, 46 и 7, 8 в регистры 47, 48 и 15, 16. По управляющим сигналам с (2N+I)-го и (2N+2)-го выхода коммутатора 25: зывает на то, что выполнение операции закончено и результат выражений в равновесном корректирующем дополни-. тельном коде находится в регистрах 45-50, При этом понятие дополнительный код в равновесных кодах имеет то же значение, что и в классической двоичной системе счисления. Знаковый разряд дополнительного кода разности при этом индицируется величиной сигнала на знаковом выходе 31 устройства. Фо рмула и зоб ре тения 1. Устройство для вычитания, содержащее генератор импульсов, триггер и счетчик, причем вход начальной установки устройства подключен к входам установки в "0" триггера и счетчика, а выход триггера соединен со знаковым выходом устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения достоверности вычислений и повьппения надежности путем сообщения устройству свойства отказоустойчивости, в него введены 2N+1 шифраторов, где N — разрядность шестиричного представления уменьшаемого и вычитаемого, 2N+3 узлов восстановления, 2N+1 элементов НЕ, 2N+2 регистров, 2N-1 групп элементов И,.два дешифратора, матрица вычитания, элемент И, элемент задержки, коммутатор, сдвиговый регистр, триггер и счетчик, при этом i-я группа входов вычитаемого устройства, где i = 1, N подключена к входам i-ro шифратора, выходы первого шифратора через последователь-. но соединенные первый узел восстановления и первый элемент НЕ подключены к входам первого и второго регистров, I выходы j x шифраторов, .где j = 2, N, через последовательно соединенные (j-1)-ю группу элементов ИЛИ, i-й 1418703 30 узел восстановления и i-й элемент HE подключены к входам (2i-1)-ro и 2iro регистров соответственно, вторая группа входов q-й, где q 1, (И-l), группы элементов ИЛИ.соединены с выходами (2q-1)-го и 2q-ro регйс*тров, тактирующий выход i-го элемента НЕ Подключен к тактирующим входам (2iI)-ro и 2i-го регистров, а контроль- 10 иый выход К-го узла восстановления, где К = 2, (N+1), соединен с управляющим входом (К-1)-го элемента НЕ, выходы (N+1)-го узла восстановления через первый дешифратор соединены с 15 входами вычитаемого матрицы вычитания, выход знака разности которой подКлючен к информационному входу триггера, вход начальной установки устройства подключен к первому управ- 20 зияющему входу коммутатора, к установочному входу сдвигового регистра, входам установки в "0" триггера и счетчика, к первому входу первого элемента И и входу элемента задержки, 25 инверсный выход которого через элемент И соединен с вторым управляющим входом коммутатора, прямой выход элемента задержки подключен к третьему управляющему входу коммутатора, информационные входы которого через сдвиговый регистр соединены с выходом генератора импульсов, первый выход сдвигового регистра подключен к так- .. тирующему входу триггера, выход кото- 35 рого соединен с входом переноса матрицы вычитания и со знаковым выходом устройства, (2N+2}-й выход сдвигового регистра подключен к счетному входу счетчика, выход которого соединен с <0 выходом признака окончания работы устройства, i-я, с первой по i-ю, группа входов уменьшаемого устройства подключена к входам (i+N}-ro шифратора, выходы которых через последовательно соединенные (i+N-1)-ю группу элементов ИЛИ, (i+N+I}-й узел восстановления, (i+N)-й элемент НЕ подключены к входам (2i+2N-1)-ro и (2i+2N)-ro разрядов, вторая группа входов и-й груп- 50 ны элементов ИЛИ, где п = (N+l)(2N-1) соединена с выходами (2n-1)-ro и 2пго регистров, тактирующий выход II -го элемента НЕ, где f = (N-l)(2N), подключен к тактирующим входам (2 -1)55 го и 2 г -го регистров, а контрольный выход 1Ь -го узла восстановления, где (N+3}(2N+2), соединен с управляющим входом (P-2)-ro элемента НЕ, выходы (N+2)-го узла восстановления че- рез второй дешифратор соединены с входами уменьшаемого матрицы вычитания, выходы разности которой через последовательно соединенные (2N+1)-й шифратор, (2N+3)-й узел восстановления и (2N+1)-й элемент НЕ подключены к входам (4N+1)-го и (4N+2)-ro регистров, выходы которых соединены с второй группой входов N-й группы элементов ИЛИ, контрольный выход (2N+ +3)-го узла восстановления соединен с контрольным въжодом устройства, тактирующий выход (N+1)-го элемента НЕ подключен к тактирующим входам (411+1)-го и (4N+2)-ro регистров, а контрольный выход (N+2)-го узла восстановления соединен с управляющим входом (2N+I)-го элемента НЕ, первый и второй синхронизирующие входы которого подключены к первому и второму выходам коммутатора, (2i+l)-й выход коммутатора подключен к первым синхронизирующим входам (N+1-i)-ro u (2N+1-i)-го элементов НЕ, (2i+2)-й выход коммутатора подключен к вторым синхронизирующим входам (N+l-i)-го и (2N+1 i)-ro элементов НЕ. 2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что узел восстановления содержит блок контроля, десять .элементов ИЛИ, элемент И, группу элементов ИЛИ-НЕ и шесть коммутаторов, при этом первая группа входов узла подключена к первым входам блока контроля, группы элементов И, группы . элементов ИЛИ-НЕ и входам первого, второго, третьего коммутаторов, вторая группа входов узла соединена с вторыми входами блока контроля, группы элементов И, группы элементов ИЛИНЕ и входам четвертого, пятого, шестого коммутаторов, первый выход бло-. ка контроля подключен к контрольному выходу узла, второй выход блока контроля соединен с управляющими входами первого, четвертого и пятого коммутаторов, третий и пятый выходы блока контроля через первый элемент ИЛИ подключены к первым входам элементов И группы, четвертый и шестой выходы блока контроля через элемент И соединены с первыми входами элементов ИЛИНЕ группы, седьмой выход блока конт-, роля подключей к управляющим входам второго, третьего и шестого коммутаторов, выходы группы элементов И и группы элементов ИЛИ-HE через второй 1б 1418703! Таблица 1 1 3 Таблица 3 Цифра 0011 0011 0 1100 1 1010 г 1001 1 I O0 0101 0101 1010 . 0110 01 l 0 1001 1001 0110 0110 1001 4 0101 5 0011 1010 0101 1010 1100 0011 1100 элемент ИЛИ подключены к управляющим входам второго, третьего, четвертого и пятого коммутаторов, выходы первого, четвертого и пятого коммутаторов через третий, четвертый, пятый и шестой элементы ИЛИ соединены соответственно с выходами первой группы узла, а выходы второго, третьего и шестого коммутаторов через седьмой, восьмой, девятый и десятый элементы ИЛИ соединены с выходами второй группы узла. Таблица 2 Прямое представление в "равновесном корректирующем" коде Цифра Представление в коде "2 из 4" 0011 0101 1001 1100 Цифра Инверсное представление в "равновесном корректирующем" коде 14l 8703 1418703 Составитель M. Есенина Редактор Г. Волкова Техред И.Верес Корректор А. Тяско Заказ 4154/46 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
