Устройство для суммирования нормализованных чисел с плавающей запятой

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (5и 4 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСНОМУ СВИДЕТЕЛЬСТВУ и

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4192573/24-24 (22) 04.01.87 (46) 23 ° 08.88. Бюл. 11" 31 .(72) О,Н.Галченков и Н.М.Лауберг (53) 681.325(088.8)

-(56) Авторское свидетельство СССР

У 1290300, кл. G 06 F 7/50, 1985 °

Авторское свидетельство, СССР

У 1405049, кл. G 06 F 7/50, 1985. (54) УСТРОЙСТВО.ДЛЯ СУИМИРОВАНЙЯ

НОРМАЛИЗОВАННЫХ ЧИСЕЛ С ПЛАВАХЩЕЙ

ЗАПЯТОЙ ,(57) Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств вычислитель,ных машин, а также в устройствах цифровой обработки сигналов. Цель изобретения — повышение быстродействия.

Для ее достижения устройство, содержащее мультиплексор 9 порядка, мультиплексор 10 модуля мантиссы, элемен . ты ИСКЛЮЧАЮЩЕЕ ИЛИ 11,12,20 и 21, блок 13 выравнивания, сумматор-вычитатель 22, блок 23 элементов НЕ, сумматоры 25 и 26, шифратор 27 приоритета, блок 29 сдвига влево, вычитатель

29, схему 30 сравнения с нулем, элемент ИЛИ 31, содержит мультиплексор

24 с соответствующими связями, 3 ил.

14 18704 2

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметическихх устройств вычислительных машин, а также в устройствах цифровой обработки сигналов, работающих в системе счисления с плавающей запятой.

Целью изобретения является повышение быстродействия, На фиг. 1 представлена схема устройства для суммирования двух нормализованных чисел с плавающей запятой; на фиг.2 - схема мультиплексора; на фиг.3 — схема блока выравнивания.

Устройство (фиг.1) содержит вход

1 модуля мантиссы первого операнда устройства, вход 2.порядка первого операнда устройства, вход 3 знака первого операнда устройства, вход 4 модуля мантиссы второго операнда устройства,:вход 5 порядка второго операнда устройства, вход 6 знака второго операнда устройства, вход 7 сигнала смены знака первого операнда устройства, вход 8 сигнала смены знака второго оперенда устройства, мультит лексор 9 порядка, мультиплексор 10 1одуля мантиссы, элементы ИСКЛЮЧАЮ111ЕЕ ИЛИ 11 и 12, блок 13 выравнивания, выход 14 модуля мантиссы результата устройства, выход 15. порядка результата устройства, выход 16 знака результата устройства, выход 17 сигнала переполнения порядка" устройства, выход 18 сигнала исчезновения значимости устройства, вход 19 минимальноrо модуля устройства, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 20 и 21, сумматор-вычитатель 22, блок 23 элементов НЕ, мультиплексор 24, первый 25 и второй 26 сумматоры, шифратор 27 приоритета, блок 28 сдвига влево, вычитатель 29, схему 30 сравнения с нулем, элемент

ИЛИ 31, вход 32 максимального порядка устройства, вход 33 минимального порядка устройства, вход 34 макси. мального модуля устройства, первый

35 и второй 36 выходы мантиссы блока

1 3 выравнивания, выход 37 порядка блока 13 выравнивания, первый 38 и второй 39 выходы мультиплексора 24.

Мультиплексор 24 (фиг. 2) содержит одноразрядные мультиплексоры 40.040 N (N — разрядность модуля мантиссы) .

Блок 13 выравнивания (фиг.3) содержит мультиплексор 41, вычитатели

42 и 43, сдвигатели 44 и 45 вправо, группы 46 и 47 элементов запрета.

Устройство (фиг.l) работает следующим образом.

На входы 1-3 устройства подается. первый операнд в форме с плавающей запятой, на входы 4-6 устройства подается второй операнд в форме с плаваккцей запятой. При необходимости знак мантиссы операнда может быть изменен. на противоположный. Для этого на входы 7 и 8 подаются соответственно сигнал смены знака в первом операнде и сигнал смены знака во втором операнде. В этом случае на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и

12 соответственно формируются противоположные знаки операндов. Сигналы с выходов элементов ИСКЛЮЧАЫЩЕЕ ИЛИ

11 и 12 поступают на входы элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 21, выходной сигнал которого поступает на сумматор-вычитатель 22 и определяет вид операции (суммирование или вычитание), которая производится над модулями мантисс. Порядки операндов поступают на вычитатели 42 и 43 и на входы мультиплексора 41. Вычитатель 42 вычитает из порядка второго операнда порядок первого операнда. Если зта разность неотрицательна, то сигнал с выхода разности вычитателя 42 поступает через группу элементов 46 запрета на управлякщий вход сдвигателя.44 вправо ° В противном случае, на выходе вычитателя 42 появляется сигнал переноса, который блокирует группу элементов 46 запрета таким образом, что выдается управляющий сигнал на сдвигатель 44 вправо, соответствукиций пропусканию модуля мантиссы первого операнда без сдвига. Вычитатель 44 и группа 47 элементов запрета работают аналогично блокам 42 и 46, за исключением того, что вычитатель

43 из порядка первого операнда вычитает порядок: второго операнда. Модули мантисс первого и второго опе50 ранда с.соответствующих входов 1 и 4 первого и второго операндов поступают-через сдвигатели 44 и 45 вправо на первый и второй входы сумматора-вычитателя 22 соответственно.

Сумматор-вычитатель 22 либо скла-, дывает модули мантисс операндов, если знаки операндов совпадают, либо .из модуля мантиссы первого операнда вычитает модуль мантиссы второго опе18704

3 l4 ранда, если знаки операндов разные.

Если при сложении не произошло переполнения, то выходной сигнал сумматора-вычитателя 22 с его выхода резуль5 тата поступает без изменений через

- мультиплексор 24 „сумматор 26, мультиплексор 10 модуля мантиссы на выход 14 модуля мантиссы результата устройства. Если при сложении в сумматоре-вычитателе 22 произошло переполнение, то на его выходе положительного переполнения появится сигнал переполнения, по которому мультиплексор 24 подает на вход слагаемого сумматора 26 сигнал с выхода результата блока 22 со сдвигом вправо на один разряд, причем в старшем разряде будет .подан единичный уровень, а на вход переноса сумматора

26 мультиплексор 24 передает младший разряд выхода результата блока 22, т.е. в этом случае мультиплексор 24 осуществляет сдвиг а„ вЂ” а1, вправо ня один разряд, а сумматор 26 — Округле- 2б ние. Далее, выходной сигнал сумматора 25 поступает через мультиплексор

10 на выход 14 модуля мантиссы результата устройства. Если в блоке 22 производилось вычитание и не возник сигнал переноса;, то сигнал с его выхода результата через мультиплексор

24, сумматор 26, мультиплексор 10 поступает в неизменном виде на выход

14 модуля мантиссы результате устройства. Если в блоке 22 производилось вычитание и возник сигнал переноса на его выходе отрицательного переполнения, то под управлением этого сиг- нала мультиплексор 24 пропускает на свой первый выход проинвертированный в блоке 23 сигнал с выхода результата блока 22, На вход переноса сумматора 26 мультиплексор 24 подает единичный уровень. Сумматор 26 прибавля 4 ет единицу в младшем разряде к инвертированному сигналу блока 22. В результате этого на выходе сумматора

26 получается результат вычитания в прямом коде.. Далее выходной сигнал сумматора 26 поступает на входы схемы 30 сравнения с нулем шифратора 27 приоритета и блока 28 сдвига влево.

Если результат вычитания не нулевой, то шифратор 27 приоритета определяет во входном сигнале число нулевых разрядов слева направо до первого нену,левого разряда, Выходной сигнал шифратора 27 приоритета поступает на уп- равляющий вход блока 28 сдвига влево, который осуществляет нормализацию выходного сигнала сумматора 26 путем сдвига влево на соответствующее число разрядов. Выходной сигнал блока 28, сдвига влево через мультиплексор 10 поступает на выход 14 модуля мантиссы результата устройства.

Если результат вычитания получился нулевой, то схема 30 сравнения с нулем вырабатывает сигнал, который через элемент ИЛИ 31 поступает на третий управляющий вход мультиплексора 10. ПО этому сигналу мультиплексор 10 пропускает на выход 14 модуля мантиссы результятя устройства

СИ1" НЯЛ С ВХО: ;Я 1 1 М111111ИЯЛЬНОГО МОДУ лл, Порядок результата фop1яруется следующим образом. ПОрядки операндов поступают на входы первого мультиплексорЯ 41. Последний пропускает 1а входы суммяторя 25 и зычитятепя 2 под управлением сигняла пере11Ося вычитателя 42 максимальный из порядков.

Если в сумма rope-вычитятеле 22 производилось сложе п1å и не быго переполБенияр то выходной сигнал мульт11плек ссра 41 проходит ° без измене1г1й через блок 25 ча его вьгход суммы и через мультиплексор 9 порядка результата попадает на выход 15 порядка результата устройства, Если в суммяторе-, вычитателе 22 производилось сложение и произошло переполнение, то сигнал переполнения с его выхода. положительного переполнения поступает на вход переноса блока 25. При этом блок 25 прибавляет к выходному сигналу мультиплексора 41 единицу. Если в результате этого в блоке 25 не возникает переполнения, то эта сумма с выхода блока 25 через мультиплексор 9 поступает ня вход 15 порядка результата устройства. Если в блоке 25 возникает переполнение, то сигнал переполне" ния поступает с -его выхода ня управляющие входы мультиплексоров 9 и 10 и на выход 17 устройства. Под управ" лением этого сигнала мультиплексор 9 порядка пропускает на выход 15 поряд; . кя. результата значение со входа 32 устройства, а. мультиплексор 10 модуля мантиссы пропускает на выход 14 устройства значение со входа 34 мак-. симального модуля. Если в сумматоревычитателе 22 производилось вы 1итание, то мультиплексор 9 пропускает на выход 15 порядка результата уст5 14 ройства выходной сигнал Бычитателя

29, при условии, что в блоке 29 не возник сигнал заема. Блок 29 осущест вляет вычитание выходного сигнала шифратора 27 приоритета, поступающего на его ьход, Вычитаемого из вы. Ходного сигнала мультиплексора 41, поступающего на его вход уменьшаемого. Если в блоке 29 возникает сигнал заема, т,e. .возникает ситуация

11

Исчезновение порядка, TQ сигнал I т заема с блока 29 через элемент ИГПИ "-:1 поступает на управляющие Входы мультиплексоров 9 и 10 и на Выход 18 ус ройства. Под управлением э" îãî сигнала мультиплексор 9 пропускает на вы-. ход 15 порядка результата значение со входа ЗЗ ил11имяльного порядка, я

Мультиплексор 10 пропускае: ня Выход

14 модуля мантиссы результата зняче» ние со Входа 19 минимального модуля, Знак результята фор 1ируется с ггомо1гью элемента HCIGMI1À10Ù)„T„ 1 Iß 20

ПЕРВЫЙ ЕГО ВХОД ПО СТУГ1аЕТ Сит НЯЛ (Е" реполнения при вычитании, а на Втeрой — сигнал с выходя элРЫРiiTd lj

Если в блоке 22 не возник сигнал пе-" реноса при вычитании, то Выходной сигнал элемента 11 проходит без 1 .зм;-:.— нений через элемент 20 II поступает на выход 16 знака результата устрой=:. ства. Управление работой мультиплексоров 9 и 10 производится Dbilbè)-bsbiê сигналом элеменга ИСКП110ЧАНЦЕЕ ИЛ1 .!. 21., сигналом переноса сумматора 25 и Бьт-ходным сигналам элемента ИЛИ 31.

Ф о р:м у л а и з о б р е т e "-;: и .;

Устройство дпя суммирования норка" лизованных чисел с плавающей запятой,, содержащее четыре элемента ИСКХИО Ы10ЩЕЕ ИЛИ, блок выравнивания., сумматор» вычитатель, блок элементов НЕ, муль-типлексор порядка, мультиплексор модуля мантиссы, два суммяворя, шифратор приоритета, блок сдвига влево,, вычитатель, схему сравнения с нулем и элемент ИЛИ, причем входы модулей мантисс первого и второго операндов устройства соединены соответствен1»о с первым и вторым входами мантисс блока выравнивания, первый и второй входы порядков которого соединены .соответственно с входами порядков первого и второго операндов устройства, входы сигналов смены знака перво-: го и второго операндов которого сое18704 динены соответственно с первыми Входами первого и второго элементов ИСКХПОЧА10ЩЕЕ ИЛИ, Вторые входы ко-орых соепинеиы соответственно с входами знаков первого и Второго операндов устройства, первый и второй Выходы ман— тиссы блтэ1 я ВыряВнивя -1ия сосдинены

СООттЗЕТСТВЕННО С ПЕРВЫМ И ВТОРЫМ ИН1Э фОРМаЦИОПНЫМИ ВХОДа1!т1 СУММатОРа-БЫПЛ-. та":.еля, выход отрицательного переполкения которой соединен с первым Входом третьего элемснтя ИСКЛ10ЧА10ЩЕЕ ИЛИ,,выхоц которого является Выходом знака результата устрайсгвя, Выходы первого и BTQpGFQ элементотз И01 110ЧАЕЩЕЕ

) .)т1И т" ОединРны соот13етственнО с ИРрВым

ИЕ,.г1И0 !Jh, 0)"!!,. . тт11!)1. Выход которого соеди:;:е)-: с управляющим Входе)м суммятора-зы-..и 11- гег1)1 и первы!.ги уг);.яв.тяющи1.1и

).Х!ЭДЯ::.Ъ: -;-Г1ЬТИГ Jlel(00 i)O ПСРЯДКЯ И МО;...;Ятлт;!С т Ь1 Вт 1Э 0 — „Ы Кот!Э)Э .1Э ЯБ!-Ятgcl » ! - т» ГВ - T ТБ ЕННГ.;-;.,:. >,,-СБ МИ ОРЯДКЯ . Р!. .. c. т)т PQBIOTH Я . ВХОДЫ 1И11ИМЯЛЬ „QI 0

110 р„) цка B мяк си1ля»э ьно ГQ поряд,я 1 отаР го СОРД1-.1.11ЕНЫ СООТБ :-ТСТВРННО С ПЕР

ВЫМ 1 т. i ОГ!Ь)М И1 Ю)т31)1" Я1, 1!011) !э)! !"1 Б»»0)д„ - Этт ..S:;т Ь Г)Л)тг1ЕКтЭОРЯ ПГРЯ КЯ. Г ) -"„1й )=, Чят-.

ЭЕР 1Ъ . И ..!»ЛЭт31)Ы ГЛ01: т .:., од!! "тЭТ01)ОГО

;, Мт тЬ1 Г.=РБОГО СУММЯТОPd и БЬ"ОЭт;ОМ

, яз1)!э ..:.,-л. Вы-:и!.ятет;:;=:, .-1!Б)э:!i! - Qp>,äs;

ОЛОка;is:;1„".ЗВНИ),ЯНИН СQei .)- .ЕН С БХОПОм

CJi csl ci<:110 Э Ilepве!). Г !" у "Si "GTQp 3. И В ХО

-!,ОМ утле:-тть1!!я .10ГQ Вычи.1 ятел1 Я вход

БЬ1ЧИТЯтз1101 0 КО 1 ОРОГО СОЕЦ! НЕИ С )ЭХО ,!,Ом >ЕЕ,. 1.ИЧт.1ЯЛЬ1 СДГ:- ГР GJI10 .а -ДБИГЯ БЛЕ

БО и с»эьтхсдом;а1фряторя приоритета, -Э1Г) 1СОТОРОГО гQÅ-т .-РН С БХОISQbi СХЕМЫ г.РБ.-B-,-101Л1-1Я С НУЛР.—.:-Л, ВЫХОД КОЭ ОРОЙ . и ГЫХОД ЗаЕМЯ БЫЧИТЯ ГЕЛЯ СОЕтЭтЛНЕНЫ О 0 .ГБ ЯТС тв е !="bтО С IIQP Bbll.; тл В . ОРЬ1М БХО,тт — м1. э; ei: с!.Га. 1т.ЛИ гыход кО ° Îp0.. О со

ЕД1Л1ЛЕН В 10РЬтм IPЯВЛЯЮЩИМ -"..QÄQII

М!УЛЬТИПЛЕКСОРа МОДУЛтв МЯНтИССЫ И ЯВЛЯЕТСЯ ВЫХОДОМ С11ГНBття ИСЧЕЗНОВЕНИЯ значимо<" ти устройства Выход сигнала:

:ггерепол)гения порядка ко;-орого 00=диHEH С TPeTbllbl УПРЯВЛтт1ЮЭ)ЦЛМ ВХОДОМ мул ь ти пле к с О 1э я Mop jj J! II мантиссы ) с

Выходом ".åðåíîñà первого сумматора и TQpblM управляющим, Входом мультиплексора порядка, третий управляющий вход которого соединен с выходом элемента. И)И, вход минимального модуля ус гройства, выход Второго сумматора, Бьгх, }д блоТ, я eтттзи JleBQ и вх()тт мак

7 14 симального .модуля устройства соедине— ны соответственно с информационными входами с первого по четвертый мультиплексора модуля мантиссы, о т л ич а ю щ е е с я тем, что, с целью

-повышения .быстродействия, оно содержит мультиплексор, причем выход результата сумматора-вычитателя соединен с первым информационным входом мультиплексора и через блок элементов НŠ— с вторым информационным вхо дом мультиплексора, первый и второй выходы которого соединены соответственно с входом слагаемого и входом

18704 8 переноса второго сумматора, выход суммы которого соединен с входом шифратора приоритета и информационным входом блока сдвига влево, выход отрицательного переполнения сумматоравычитателя соединен с первым управлякицим входом мультиплексорЫ, второй управляющий вход которого соединен с входом переноса первого сумматора и выходом положительного переполнения сумматора-вычитателя, выход первого элемента ИСКЛЮЧАКМЦЕЕ ИЛИ соединен с вторым входом третьего элЕмента ИСКЛЮЧАЮЩЕЕ ИЛИ, i

Фиг.2

14 18704

Составитель А, Клюев

Техред И.Верес Корректор M.Ïîêî

1?едактор Г.Волкова,Тираж 704 Подписное

ВНИИПИ Государственного. комитета СССР по делам изобретений и открытий

113035, Москва, Ж-.35, Раушская наб., д. 4/5

Заказ 4154/46

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4