Устройство для отладки программно-аппаратных блоков

 

Изобретение относится к авто- .матике и вьиислительной технике и может быть использовано при отладке средств вычислительной техники. Целью изобретения является расширение функциональных возможностей устройства за счет повьпцения допустимых частот отладки. В состав устройства входят генератор 3 иьтульсов, дешифраторы 4-14, регистры 15, 16,- 31 и 32, блоки 22-25 памяти, мультиплексоры 29 и 30, триггеры 17, 18, 19, 20, 26, 33 и 34, одновибраSfi

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН д11 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ф ф

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.ЛЕЛАЫ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4139928/24-24 (22) 21. 10.86 (46) 23. 09. 88 . Бюл. Р 35 (71) Институт кибернетики им. В.М,Глушкова (72) О.В.Цвелодуб, В.И.Сигалов, A.Â.Ïàëàãèí и В.Л.Головня (53) 681.3 (088.8) (56) Микропроцессоры. Системы программирования и отладки. / Под ред.

В.А.Мясникова и М. Б.Игнатьева. M,:

Энергоиздат, 1985.

ICE-86АТМ Microsystem IN-circuit

emylator - operating instruction

fok ISIS-II USERS order Number (162554-001) ..БК 1425683 А1 (54) УСТРОЙСТВО ЛЛЯ ОТЛАДКИ ПРОГРАММН0-АППАРАТНЫХ БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при отладке средств вычислительной техники.

Целью изобретения является расширение функциональных воэможностей устройства эа счет повышения допустимых частот отладки. В состав устройства входят генератор 3 импульсов, дешифраторы 4 — 14, регистры 15, 16, 31 и 32, блоки 22 — 25 памяти, мультиплексоры 29 и 30, триггеры 17, 18, 19, 20, 26, 33 и 34, одновибра1425683

30

35 тор 21, схема 40 сравнения, элементы И 38 и 39, элемент ИЛИ 36, элементы НЕ 35, 36 и 41 и элемент 8 задержки. Изобретение обеспечивает на элеИзобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров.

Цель изобретения — расширение функциональных возможностей за счет повышения допустимых частот отладки в реальном масштабе времени.

На чертеже показана схема устройства для отладки программно-аппаратных блоков.

Устройство содержит первую 1 и вторую 2 ЭВМ, генератор 3 импульсов, второй 4, третий 5, десятый 6, первый 7 дешифраторы, элемент 8 задержки, восьмой 9, четвертый 10, седьмой 11, девятый..12, пятый 13 и шестой 14 дешифраторы, первый 15 и второй 16 регистры, третий 17, четвертый 18, пятый 19 и шестой 20 триггеры, одиовибратор 21 блок 22 постоянной памяти, первый 23, второй 24 и третий 25 блоки оперативной памяти, седьмой триггер 26, первый

27 и второй 28 счетчики, второй 29 и первый 30 мультиплексоры, третий 31 и четвертый 32 регистры, первый 33 и второй 34 триггеры, второй 35 и первый 36 элементы НЕ, третьей 37, первый 38, второй 39 элементы И,схему 40 сравнения, третий элемент НЕ

41, первые адресные входы 42, первые входы записи 43, чтения 44, сброса

45, третьи информавдонные входы-выходы 46, группу 47 адресных выходов, первые входы чтения 48, записи 49, второй выход 50 сброса, первый выход 51 строба адреса, первый 52, второй 53 выходы задания режима, выход 54 признака выборки команды, вход

55 готовности, второй 56 и первый

57 выходы готовности, вторые адресные входы 58, вторую двунаправленную инментной базе отлаживаемого процессора увеличение диапазона допустимых частот отладки в реальном масштабе времени, 1 ил.

2 формационную магистраль 59, вход чтения 60 и записи 61, первый выход 62 сброса, вход 63 признака выборки команды, первый 64 и второй 65 входы задания режима, вход 66 строба адреса устройства, выход 67 генератора импульсов, первый 68, второй 69 и третий 70 выходы второго дешифратора, первый вход 71 третьего элемента И, группу входов 72 и выходов 73 восьмого дешифратора, первый 74, второй

75 и третий 76 выходы четвертого дешифратора, первый 77 и второй 78 выходы пятого дешифратора, первые информационные входы-выходы 79 устройства, первый 80, второй 81, третий 82 выходы десятого дешифратора, выход 83. третьего элемента И, первый

84, второй 85, третий 86, четвертый

87, пятый 88 выходы седьмого дешифратора, прямой выход шестого триггера 89, второй вход 90 второго элемента И, прямой выход 9 1 второго триггера, выходы 92 и 93 переполнения второго и первого счетчиков импульсов, второй 94, третий 95 пятый 96, шестой 97, седьмой 98, восьмой 99, девятый 100, десятый 101 входы десятого дешифратора.

Устройство работает под управляющей ЭВМ, в качестве которой может быть использована,. например, микроЭВМ УВС-01, и обеспечивает отладку устройств на основе микропроцессоров, содержащих встроенную очередь команды, например К1810ВМ86 или

К1810ВМ88. Системная шина управляющей ЭВМ подключается к входным шинам устройства для отладки программно40 аппаратных блоков. Выходные шины устройства подключаются к шинам отлаживаемого устройства. Устройство может работать в одном из двух режимов: режиме управления и режиме отладки.

3 1425

Работа предлагаемого устройства н режиме управления. Сигнал уровня Лог."0", появляющийся на первом вхо- де 45 сброса устройства при нажатии кнопки сброса на пульте управляющей

ЭВМ, проходит через второй дешифратор и с ньмода 70 последнего воздействует на ЭВМ 1 и 2, первый триггер

33 и седьмой дешифратор 11, выполняя их начальную установку. Через шестой дешифратор 14 сигнал сброса поступает также на второй выход 50 сброса устройства, После окончания воздействия сигнала сброса на выходе

91. режима второго триггера появляется сигнал уровня "Лог."0", который через нторой элемент И 39 поступает на вход готовности ЭВМ 1, запрещая ее работу, При этом сигнал уровня

"Лог,"1" с первого выхода 57 готовности устройства поступает на вход, готовности ЭВМ 2, разрешая ее работу.

ЭВМ 2 начинает отработку программымонитора,.содержащейся в блоке 22 25 постоянной памяти. В соответствии с этой программой ЭВМ 2 находится в цикле ожидания команд, подаваемых с управляющей ЭВМ.

Команда в виде соответствующего кода поступает от управляющей ЭВМ по первым информационным входам-выходам 79 и при определенном адресе, выставляемом на первых адресных входах 42 и при наличии сигнала на первом входе 44 записи запоминается в первом регистре 15. ЭВМ 2 в соответствии с выполняемой программой постоянно опрашивает этот регистр, вы, ставляя соответствующий код адреса 4 на вторых адресных входах 58 и сигнал на втором входе 60 чтения, прочитав код с группы выходов 59 третьего дешифратора 5, ЭВМ 2 переходит к выполнению программы обработки 45 полученной команды. В соответствии с получаемыми командами ЭВМ 2 произ- водит загрузку третьего блока 25 оперативной памяти, третьего 31 и четвертого 32 регистров и при необходимости первого блока 23 оперативной памяти.

Эти операции выполняются следующим образом.

На вторых адресньм входах 58 ЭВМ

2 устанавливает адрес, соответствующий одному из узлов устройства, а по второй двунаправленной информационной магистрали 59 ЭВМ 2 передает не683 обходимые коды, сопровождая их сигналом по второму входу 61 записи; При этом при обращении 3В1 2 к первому блоку 23 оперативной памяти на старшей адресной линии присутствует сигнал уровня "Лог."0", а при обращении к нторому блоку 24 оперативной памя— ти, четвертому 10, пятому 13 и шестому 14 дешифраторам — сигнал уров— ня "Лог,1". В третий блок 25 оперативной памяти записывается информация о том, будет ли прн отладке использоваться память отлаживаемого устройства или будет использоваться первый блок 23 оперативной памяти, в последнем случае ЭВМ 2 загружает н первый блок 23 оперативной памяти отлаживаемую программу, В соответствии с информацией, записанной н третьем блоке 25 оперативной памяти,при отладке на выходе 90 будет вырабатываться соответственно сигнал разрешения работы первого блока 23 оперативной памяти (сигнал 90 уровня "Лог.

"0") или шестого дешифратора 14 (сигнал 90 уровня "Лог."1"), В третий 31 и четвертый 32 регистры записывается условие окончания отладки, при выполнении которого запрещается выполнение отлажинаемой программы подачей на первый ньмод 62 сброса сигнала начальной установки.

Для перехода н режим отладки ЭВМ.

2, получив соответствующий код команды через перный регистр 15 и третий дешифратор 5, устанавливает на вторых адресных входах 58 код, состоящий из всех единиц. В этом случае на первом выходе 57 готовности вырабатывается сигнал уровня "Лог."0", который отключает блок 22 постоянной памяти и, поступая на вход готовности ЭВМ 2, запрещает ее работу. Этот же сигнал поступает на второй вход пятого дешифратора 13 и сигнал уровня "Лог."1" на выходе 91, которым разрешается работа ЭВМ 1 и включается второй блок 24 оперативной памяти, В режиме отладки работает ЭВМ 1, выполняя отлажинаемую программу.

ЭВМ 1 состоит из трех блоков. блока управления каналом, блока исполнения команд и блока очереди команд. Блок управления каналом организует циклы канала, выбирает из памяти коды отлаживаемой программы и загружает их и блок очереди команд. Блок исполнения команд последовательно испол1425683 няет команды, выбирая их иэ блока очереди команд. Если в процессе выполнения команды необходимо обратиться к памяти, то блок исполнения команд делает заявку; блок управления каналом, закончив очередную выборку программного кода из памяти, удовлетворяет эту заявку, Объем запоминающего узла блока очереди команд ограничен; если о» заполнен, то блок управления каналом работает вхолостую, если в блок очереди команд можно поместить байты программного кода, то блок управления каналом выполняет цикл выборки из памяти кода команды, Таким образом в ЭВМ 1 организована предварительная (заблаговременная) выборка кодов команд, а операции выборки и исполнения совмещены,.

i во вр емени. Поэтому последователь-с ность выборки не соответствует последовательности их исполнения, в частности, команды, которые выбраны иэ памяти после выборки команды безусловного перехода, в действительности не исполняются. Чтобы восстановить реальную картину исполнения команд, необходимо иметь сведения о взаимодействии блока исполнения команд с блоком очереди команд, Код на вьжодах 64 и 65 задания режима говорит о том, что в предыдущем такте из блока очереди команд ЭВМ 1 выбран первый байт кода команды, либо последующий байт кода команды, либо блок очереди команд был очищен в результате выполнения команды перехода, либо в предшествующем такте блок исполнения команд не обращался к блоку очереди команд. Также необходимо знать количество. команд, находящихся в блоке очереди команд в определенные моменты времени — эту информацию вырабатывает узел, включающий деся> тый дешифратор 6, третий 17, четвертый 18, пятый 19, шестой 20,седьмой !

26 триггеры, третий элемент И 37, второй 35 и третий 41 элементы НЕ, элемент 8 задержки °

Выполняя отлаживаемую программу.

ЭВМ 1 производит обращения либо к первому блоку 23 оперативной памяти, либо к памяти отлаживаемого устройства в зависимости от информации, записанной в третьем блоке 25 оперативной памяти. Обмен информацией между памятью и ЭВМ 1 производится через шестой дешифратор 14 следующим образом,В случае передачи информации от ЭВМ 1 в память отлаживаемого .устройства информация на вторых ад5 ресных входах 58 и второй двунаправленной информационной магистрали 59, сопровождающаяся сигналом на втором входе 6 1 записи, передается через шестой дешифратор 14 при наличии разре10 шающего сигнала 90 на группу адресных выходов 47 и третьи информационные входы-выходы 46 к памяти отлаживаемого устройства, сопровождаясь при этом

I сигналом по первому выходу 49 записи.

15 При приеме информации иэ памяти отлаживаемого устройства ЭВМ 1 устанавливает на втором выходе 60 чтения устройства сигнал чтения данных, который через шестой дешифратор 14

20 поступает на первый выход 48 чтения, а на вторых адресных входах 58 — адрес ячейки, к которой производится обращение. Код адреса через шестой дешифратор 14 поступает на группу ад25 ресных выходов 47 устройства, Код адреса и сигнал на. первом вьжоде 48 чтения будет сохраняться до тех пор, пока память отлаживаемого устройства не установит считанную информацию

ЗО на третьих информационных входах-выходах 64, с которой через шестой дешифратор 14 она поступит на вторую двунаправленную информационную магистраль.59 ЭВМ 1.

Синхронизация работы ЭВМ 1 и памяти отлаживаемого устройства выполняется с помощью входа 55 готовности. При обращении к памяти последняя устанавливает на входе 55 сигнал

g0 уровня "JIor "0", который через третий вход второго элемента И 39 поступает на второй выход 56 готовности, запрещая работу ЭВМ 1, сигнал этого уровня остается до тех пор, пока па45 мять не закончит внутренний цикл (т.е. не произведет запись или выдачу информации) . После окончания внутреннего цикла на входе 55 готовности память устанавливает сигнал уровб0 ня "Лог."1", KQTopbJH через второй элемент И 39 поступает на второй выход 56. ЭВМ 1, обратившись к памяти отлаживаемого устройства, приостанавливает свою работу на все то вре55 мя, в течение которого на входе 55; готовности остается сигнал уровня

«JIo I, "0" .

В течение всего времени работы

ЭВМ 1 включен второй блок 24 опера1425683 8 у переменных Y соответствуют номерам выходов дешифратора)

У„= Х„; (2) Х9о

Х9о 4 Х 6 (3) 10

Х (4) 51 69

Х90 (5) 1 Si Х64

Х90 (6) Y, = Х ч

7 = Х66 7 Х (7) 47 в 90 (8) 20

Х46 9о бо (10) тинной памяти, н котором по положительному фронту конъюнкции сигналов на вторых входах чтения 60 и записи

61, а также н те периоды тактиронки, когда хотя бы один из сигналов на первом 64 и втором 65 входах задания режима устройства имеет уровень

"Лог."1", запоминается информация с вторых адресных нходон 58, второй двунаправленной информационной магистрали 59, инверсных выходов третьего 17, четвертого 18 и пятого 19 триггеров, а также с первого 64 и второго 65 входов задания режима устройства.

В схеме 40 сравнения в режиме тладки постоянно происходит срав— нение кодов адреса с вторых адресных входов 58 с заданными в качестве условий выхода из режима отладки.

При совпадении кодов адреса с заданными на выходе 9 1 вырабатывается сигнал уровня "31or."0", который запрещает запоминание информации но втором блоке 24 оперативной памяти и останавливает ЭВМ 1, а на выходе 57 появляется сигнал уровня "Лог,"1", который разрешает работу блока 22 постоянной памяти и ЭВМ 2. Одновременно с этим одновибратор 21 и первый элемент НЕ 36 формируют на линии 62 сигнал начальной установки.

ЭВМ 2 начинает отработку программы, содержащейся в блоке 22 постоян.ной памяти, и остается в цикле ожидания команды от управляющей ЭВМ.Эти команды, в частности, могут инициировать передачу в управляющую ЭВМ информации, содержащейся во втором блоке 24 оперативной памяти.

Таким образом, устройство для отладки программно-аппаратных блоков позволяет моделировать отлаживаемое устройство на самых ранних этапах разработки, используя при этом первый блок 23 оперативной памяти, и производить отладку программного обеспечения, необходимого для работы отлаживаемого устройства, с запоминанием информации во втором блоке

24 оперативной памяти. При отладке обеспечивается останов отлаживаемой программы по адресу, задаваемому оператором.

Шестой дешифратор 14 реализует следующие логические функции (индексы у переменных Х соответствуют номерам. входов дешифратора, индексы

25 Пз формулы (1) следует, что дешифратор буферизирует сигнал сброса с первого выхода 62. Сигналы 61, 60, 63,64, 65 и 66 имеют активный низкий уровень и проходят сквозь дешифратор

14 только при наличии, сигнала 90 разрешения уровня "Лог."1", что свидетельствует об обращении ЭВМ 1 к памяти отлаживаемого устройства формулы (2)-(8). Сигналы с второй двуна35 пРавленной информационной магистрали 59 проходят н отлаживаемое устройство при наличии сигналов разрешения 90 и записи 61. Сигналы с третьих информационных входов-выходов 46 .

40 отлажинаемого устройства проходят на вторую двунаправленную информационную магистраль 59 при наличии разрешающего сигнала 90 и сигнала 60 чтения, что след ет из формул (9) и

45 (10) .

В третьем блоке 25 оперативной памяти содержится информация, управляющая обращением ЭВМ 1 к памяти в режиме отладки. Программа загрузки

50 третьего блока 25 оперативной памяти содержит адрес обращения к этому уз лу: при этом четыре старших разряда адреса подаются на первый канал 30 первого мультиплексора, остальные

55 разряды адреса подсоединены к соответствующим входам пятого дешифратора 13, четыре старших разряда второй двунаправленной информационной магистрали 59 поступают на входы

1425683!

30

55 второго канала первого мультиплексора 30, а младший разряд — на информационный вход третьего блока 25 оперативной памяти. Код адреса сопровождается сигналом 61 записи. При наличии сигналов уровня "Лог."0" на втором входе 61 записи и первом выходе 57 готовности и наличии соответствующего кода на остальных входах пятого дешифратора 13 на первом выходе 77 последнего появляется сигнал уровня "Лог."1", разрешающий передачу информации через первый канал первого мультиплексора 30 и разрешающий запись информации в тре, тий блок 25 оперативной памяти. В то же время сигнал на втором выходе

78 имеет уровень "Лог."О". Информа-! ция, записанная в третьем блоке 25 . оперативной памяти в дальнейшем исУ пользуется для определения, где располагается соответствующий сегмент, памяти (либо в первом блоке 23 опе ративной памяти 23, либо в отлажива.,емом устройстве) . При этом младший разряд второй двунаправленной ин: формационной магистрали 59 содержит информацию о месте расположения соответствующих сегментов памяти, а четыре старших разряда содержат код соответствующего сегмента памяти.

Если по некоторому адресу в третьем блоке 25 оперативной памяти записан

"0", то в дальнейшем к соответствующему сегменту будут обращаться в первый блок оперативной памяти 23; в " противном случае — к памяти отлаживаемого устройства..

В режиме отладки сигнал на первом выходе 57 готовности принимает уровень "Лог."1", при этом на первом выходе 77 пятого дешифратора 12 появляется сигнал уровня "Лог."0", а на втором выходе,78 — уровня "JIor."1" независимо от состояния сигналов на .остальных входах пятого дешифратора

13. Сигнал 57,таким образом, запрещает запись информации в третий блок

25 оперативной памяти и разрешает считывание информации из этого блока оперативной памяти. Теперь всякий раз, когда ЭВМ 1 выставляет на вторых адресных. входах 58 новый адрес, его старшие четыре разряда проходят через первый канал первого мультиплексора 30 на адресные входы трет -.его блока 25 оперативной памяти, а сигнал на выходе третьего блока

25 оперативной памяти указывает место нахождения сегмента памяти,задаваемого четырьмя старшими разрядами адреса, Дешифратор 9 при наличии на его входах 60, 57 и 90 сигнала уровня

"IIor "0" передает сигналы с входов

72 на выходы 73 без изменения, в противном случае. сигналы на выходах

73 имеют уровень "Лог,"1".

Программирование третьего 31 и четвертого .32 регистров адресом останова выполнения отлаживаемой программы и сравнение адресов схемой

40 сравнения в режиме отладки осуществляется следующим образом. Сигнал инициализации, появляющийся на первом выходе 62 сброса, поступает на инверсный вход установки "0" первого триггера 33 и через первый элемент И 38 — на тактовый вход второго триггера 34, устанавливая на прямых выходах этих триггеров сигнал уровня Лог."0", а на инверсном выходе второго триггера 34 — сигнал уровня "Лог,"1". Таким образом, разрешается работа блока 22 постоянной памяти, и ЭВМ 2 обрабатывает программу, содержащуюся в блоке 22 постоянной памяти. Получив команду загрузки третьего 31 и четвертого 32 регистров, ЭВМ 2 выполняет соответствующий адрес обращения на вторых адресных входах 58, сопровождая его сигналом на втором входе 61 записи уровня "JIor 0", причем старший разряд адреса содержит "1". При этом в зависимости от выставленного адреса на первом выходе 74 или втором выходе 75 появляется сигнал уровня "Лог.

"1", производящий запись информации в третий регистр 31 или четвертый регистр 32 соответственно, при этом в регистр записывается информация с второй двунаправленной информационной магистрали 59, Таким образом, каждому из этих регистров присвоен адрес обращения. В третий регистр 3 1 записывается код, который будет старшей частью адреса останова, в четвертый регистр 32 записывается код, который будет младшей частью адреса останова. Тогда на выходах этих регистров будет адрес останова, который подается на входы второго сравниваемого числа схемы 40 сравнения. При работе устройства для отладки программно-аппаратных блоков

14256

35 уб4 Хэз ч X62У где (12) Хм 1 Х Х91 в режиме отладки на вторых адресных входах 58 будут проявляться коды адресов обращения ЭВМ 1 к первому блоку 23 оперативной памяти или памяти отлаживаемого устройства, и как только код адреса совпадет с кодом, за-. писанным в третьем 31 и четвертом

32 регистрах, схема 40 сравнения сра ботает и на ее выходе появится сиг- 10 нал уровня "Лог."1", который положительным фронтом, подаваемьм на одновибратор 21, вызовет на выходе последнего импульс уровня "Лог,"1", который, пройдя через первый элемент 15

И 38, своим положительным фронтом установит на выходе 9 1.низкий уровень. Этот же одиночный импульс, пройдя через первый элемент НЕ 36, поступит на первый выход 62 сброса, 20 производя начальную установку 3ВМ и других узлов. Таким образом, завершен цикл работы: обмен с управляющей ЭВМ вЂ” отладка.

Когда ЭВМ 2 закончит подготовку к работе всех узлов устройства для отладки программно-аппаратных блоков, он выполнит цикл записи.по адресу, состоящему из .всех единиц кода, содержащего все единицы. При 30 появлении этого адреса на вторых адресных входах 58 на третьем выходе

76 четвертого дешифратора 10 появится сигнал уровня "Лог,"1". Положительным фронтом сигнала на втором входе записи 61 информация с информационного входа первого триггера

33 перепишется на его выход. Логическая "1", появившаяся на выходе первого триггера 33, поступит на 40 вход установки "1" второго триггера

34, и на первом выходе 57 готовности появится сигнал уровня "Лог."0".

Этот сигнал запретит работу ЭВМ 2, блока 22 постоянной памяти, а одно- 45 временно появившийся сигнал уровня

"Лог."1" на выходе 91 разрешит работу второго блока 24 оперативной памяти ЭВМ 1. Последняя начнет выполнять отлаживаемую программу. 50

Первый дешифратор 7 передает информацию с выходов второго регистра

16 на первые информационные входы-выходы устройства 79 при наличии сигнала уровня "Лог."1" на входе 69, в противном случае на выходах первого дешифратора 7 все сигналы имеют уровень "Лог ° "1". При необходимости передать информацию из управляющей

83 12

ЭВМ в устройство для отладки программно-аппаратных блоков "управляющаяя ЭВМ выставляет соответствующий

\ код адр еса обращения на первых адресных входах 42, сопровождая его сигналом на первом входе 43 записи.

При этом на первом выходе 68 второго дешифратора 4 появляется сигнал уровня "Лог."1", который стробирует загрузку информации в первый регистр

15 с первых информационных входоввыходов 79. ЭВМ 2, обращаясь к третьему дешифратору 5, выставляет соответствующий адрес и сопровождает его сигналом на втором входе 60 чтения. В результате информация с выходов регистра 15 без изменений передается на группу выходов третьего дешифратора 5, в противном случае на этих выходах присутствуют сигналы уровня "JIor."1".

При необходимости передать информацию из устройства для отладки программно-аппаратных блоков в управляющую 3ВМ ЭВМ 2 выставляет соответствующий код адреса обращения на вторых адресных входах 58, сопровождая

его сигналом на втором входе 61 записи. При этом на выходе третьего дешифратора 5 появится сигнал уровня "Лог."1", который стробирует загрузку информации во второй регистр

16. Управляющая ЭВМ, обращаясь к первому дешифратору 7, выставляет соответствующий адрес и сопровождает его сигналом на первом входе 44 чтения. В результате информация с выходов второго регистра 16 без изменения передается на выходы и ер вог о д ешифратора 7. Сигнал на первом выходе

62 сброса второго дешифратора 4 всегда повторяет сигнал на первом входе

45 сброса.

Дешифратор 11 реализует следующие логические функции:

X 3 — сигнал с выхода переполнения первого счетчика 27 импульсов; (Хаз Хл Хзо Хз| где Х, — сигнал на прямом выходе второго триггера;

1425683

14 (13) 97 92 62 где X — сигнал с выхода переполэь нения втор or о счетчика

28 импульсов, (14) 10

AX„Л Х

45

При выдаче сигнала инициализации на первом выходе 62 сброса появляется сигнал уровня "Лог."0, который в соответствии с (11) и (12), пройдя через седьмой дешифратор 11, производит начальную установку первого 27 и второго 28 счетчиков импульсов. На выходах обоих счетчиков импульсов устанавливается код, состоящий из всех нулей. При работе 3ВМ 2 по программе, содержащейся в блоке 22 постоянной памяти, запись информации во второй блок 24 оперативной памяти производиться не будет, поскольку в этом режиме сигнал на выходе 91 принимает значение "JIor."0", и в соответствии с (14) на пятом выходе 88 седьмого дешифратора 11 появится пассивный сигнал уровня "Лог."0", который запретит запись информации во второй блок 24 оперативной памяти.

Е3 режиме отладки сигнал на выходе

91 принимает значение "Лог."1", В дальнейшем, выполняя отлаживаемую программу, 3ВМ 1 сопровождает адреса и данные одним из управляющих сигналов на втором входе записи 6 1 или чтения 60, которые принимают значе— ния "Лог."0". При этом в соответствии с (114) на пятом выходе 88 седьмого дешифратора 11 появляется сигнал уровня "Лог."1", разрешающий запись во второй блок 24 оперативной памяти. По окончании действия сигнала на входе 60 или 61, а также во всех тактах, когда активен хотя бы один из сигналов, на входах 64 и 65 в соответствии с (12) отрицательный перепад сигнала на третьем выхоце

86 седьмого дешифратора 11 производит увеличение кода на единицу на информационных выходах второго счетчика импульсов 28. Этот код поступает на адресные входы второго блока

24 оперативной памяти и является сле1 дующим .адресом, по которому производится запись новой информации. При переполнении второго счетчика 28 импульсов на его выходе 92 переполнения появляется импульс, который в соответствии с (13) поступает на вход ус»

I тановки "0" второго счетчика 28 импульсов. И последующая информация будет записываться с нулевых адресов.

После окончания режима отладки сигнал на выходе 91 принимает значение

"JIor,"0" и в соответствии с (14) запись информации во второй блок 24 оперативной памяти 24 производиться не будет.

ЭВМ 2, отрабатывая программу, содержащуюся в постоянной памяти 22, получает команду чтения информации из второго блока 24 оперативной памяти и переходит к выполнению соответствующих подпрограмм, выставляя при этом соответствующий адрес обращения и сопровождая его сигналом на втором входе 60 чтения уровня Лог."0". При этом на втором выходе

85 седьмого дешифратора 11 появляет- ся сигнал уровня "Лог,"1", который поступает на вход чтения второго блока 24 оперативной памяти. На выходах второго блока 24 оперативной памяти появляется записанная ранее информация, которая представлена не более чем 64 разрядами (два байта — данные, три разряда — с вьгходов 98, 100 и 101, два разряда — с первого .64 и второго 65 входов задания режима, остальные разряды — код адреса с вторых адресных входов

58); все разряды разбиты на четыре равные группы, и сигналы с них поступают на соответствующие каналы второго мультиплексора 29.

Чтение информации из второго блока 24 оперативной памяти производится по нулевому адресу, так как пос— ле окончания режима отладки узел сравнения вырабатывает сигнал начальной установки на первом выходе 62 сброса, который в соответствии с (11), (13) производит сброс счетчиков 27 и 28 импульсов, на выходах которых присутствует нулевой код.

Нулевой код с выходов первого счетчика 27 импульсов поступает на два управляющих входа второго мультиплексора 29, что соответствует передаче информации с первого канала сквозь девятый дешифратор 12 на вторую двунаправленную информационную магистраль 59. Девятый дешифратор 12 пер еда ет информацию с выходов второго

1425683

Х Л Х„,Ч

Ч Х9ь h Х1р(Хч1 Л Х„, Ч (17) 10

50 (15) 55 мультиплексора 29 на выходы 59 без изменений при наличии сигнала уровня "Лог."1" на выходе 91, в противном случае все сигналы на выходах. девятого дешифратора 12 имеют уровень "Лог."1". Сигнал с второго выхода 85 седьмого дешифратора 11 поступает также на счетный вход первого счетчика 27 импульсов и при окончании этого сигнала, отрицательным переходом, т.е. при окончании чтения информации с первого канала второго мультиплексора 29, происходит увеличение на единицу кода, присутствующего на выходах первого счетчика 27 импульсов.

Таким образом, на выходе первого счетчика 27 импульсов будет код "01", и при следующем чтении информации иэ второго блока 24 оперативной памяти передается через второй мультиплексор 29 код с его второго канала, Информация с второго, третьего и четвертого каналов второго мультиплексора 29 прочитывается аналогичным образом, При пятом обращении к второму. блоку 24 оперативной памяти на выходе 93 переполнения первого счетчика 27 импульсов появляется сигнал уровня "Лог."1", который в соответствии с (11) производит начальную установку первого счетчика 27 импульсов, и этот же сигнал в соответствии с (12) поступает на счетный вход второго счетчика 28 импульсов, увеличивая на единицу код на его информационных выходах, что соответствует следующему адресу обращения к второму блоку 27 оперативной памяти.

Для корректной интерпретации трассировочной информации, содержа-, щейся во втором блоке 24 оперативной памяти, в него необходимо записать информацию о глубине очереди команд

ЭВИ 1. Эта информация формируется на инверсных выходах третьего 17, четвертого 18 и пятого 19 триггеров.

Функционирование десятого дешифратора 6 описывается следующими выражениями:

У = Х 1 Ч Х99 Ч Х9 °

75 — X95h Х Л Xz Ч Х9 Л

А Х7 Л Хв9 1 Х " Х11Л ) (16

Л Х99 Л Х9, Ч Х91 Л Х99 Л Х Л Х89, В текущем такте код на первом

64 и втором 65 входах задания режима свидетельствует о том, что происходит с блоком очереди команд в преды— дущем такте. цикл шины 3BN 1 длится четыре такта сигнала на выходе 67 генератора импульсов. В тактах Т1 и

Т2 каждого текла шины сигнал на входе 66 строба адреса имеет уровень

"Лог."0". Если в течение данного цикла шины происходит выборка из памяти кода команды, то сигнал на входе 63 признака выборки команды имеет уровень "Лог."0" в течение тактов Т1, Т2 и ТЗ. Нумерация сигналов (на чертеже) соответствует нумерации управляющих линий, на которых эти сигналы появляются. B седьмом триггере 26 по положительному фронту сигнала на входе 66 строба адреса запоминается значение младшего раз ряда адреса, который был выставлен

ЭВМ в текущем цикле шины. Задержка, вносимая элементом 8 задержки, должна быть минимальной, но больше, чем задержка, вносимая вторым элементом

НЕ 36. Учитывая это, сигнал 89 на выходе шестого триггера 20 будет иметь низкий уровень в такте Т4 цикла выборки команды (а не в цикле обращения в память за операндом) в течение времени, пока сигнал на выходе

67 генератора импульсов имеет уровень "Лог."0". Появление комбинации сигналов на входах 64 и 65 в такте

Т4 свидетельствует о том, что в также ТЗ блок очереди команд очищен °

Эти сигналы, поступая уровнями "Jior.

"1" на входы третьего элемента И 37, приводят к появлению импульса уровня

"Лог."0" во втором полупериоде. такта Т4, который в третий 17, четвертый 18 и пятый 19 триггеры записы— вает единичную информацию, а на их инверсных выходах появляется сигнал уровня "JIor . "0 . Согласно формуле (15) состояние третьего григгера 17 необходимо изменять на противоположное, если глубину очереди команд надо изменять на единицу: плюс. один, если в такте Т4 цикла выборки коман—

17

142568.1

5

30

Формула изобретения

Устройство для отладки программноаппаратных блоков, содержащее девять

> дешифраторов, генератор тактовых импульсов, первый, второй, третий и четвертый регистры, блок постоянной памяти, первый, второй и третий блоки оперативной памяти, первый и второй счетчики импульсов, первый и вто рой мультиплексоры, первый и второй триггеры, первый и второй элементы

HF., одновибратор, первый и второй элементы И, схему сравнения, причем первая группа информационных входов— выходов устройства через первую двунаправленную магистраль соединена с группой информационных входов перво45

50 ды была информация об исполнении байта команды (в этом такте сигнал

HR первом входе задания режима 64 имеет высокий уровень), и минус один, если информация об исполнении байта появляется в любом другом такте, В соответствии с (16) состояние четвертог о триггера 18 необходимо изменять на противоположное в следующих случаях: глубину очереди команд надо увеличить надва в связи с тем, что производится выборка кода коман-! ды по четному адресу — в этом случае

ЭВМ 1 выбирает за одно обращение к памяти 2 байта. Увеличение на два производится также в Т4 и только при условии,что в такте ТЗ не выполняется байт команды (т.е. в такте

Т4 сигнал на первом входе задания режима 64 имеет уровень "Лог,"0"). Состояние второго триггера 18 надо также менять, если глубина увеличивается на один и она имеет нечетное значение, надо уменьшить на один, а она 2 имеет четное значение. В соответст— вии с (17) состояние пятого триггера

19 надо изменять на противоположное, если глубину надо увеличить на один, а она равна трем, если глубину надо уменьшить на один, а она равна четырем, и если глубину надо увеличить на два, а она равна двум или трем, Максимальная глубина очереди равна шести. Десятый дешифратор 6 выдает единицу на Т-входы тех триггеров, состояние которых надо изменять в текущем такте; изменение происходит по положительному фронту сигнала на выходе 67 генератора импульсов. о регистра и группой выходов первого дешифратора, первые адресные «ходы, первые вхолы записи, чтения и сбро— са устройства соединены с входами второго дешифратора, первый, второй и третий BbKoJIbl которог о соединены соответственно с входом записи первог о регистра, входом первого дешиф-, ратора и первым выходом сброса устройства, группа выходов первого регистра соединена с первой группой входов третьего дешифратора, выход которого соединен с входом записи второго регистра, вторая группа адресных входов устройства соединена с группами адресных входов блока постоянной памяти, первого блока оперативной памяти, с первой группой входов схемы сравнения, с группами входов четвертого и пятого дешифраторов, с первой группой информационных входов первого мультиплексора, с первой группой входов шестого дешифратора, с группой входов седьмого дешифратора, с первой группой информационных входов второго блока оперативной памяти и с второй группой входов третьего дешифратора, группа выходов которого через вторую двунаправленную магистраль соединена с группой информационных входов первого блока оперативной памяти, с группой информационных выходов блока постоянной памяти, с группой выходов восьмого дешифратора, с второй груп пой информационных входов второго блока оперативной памяти, с группами информационных .входов второго, третьего и четвертого регистров, с второй группой информационных входов первого мультиплексора, с второй группой входов шестого дешифратора, с группой выходов девятого дешифратора, с первой группой выходов шестого дешифратора и с второй группой информационных входов — выходов устройства, группа выходов второго регистра соединена с группой входов первого дешифратОра, второй вход чтения устройства соединен с входами чтения блока постоянной памяти, первого блока оперативной памяти, с первыми входами третьего, шестого, седьмого и восьмого дешифраторов, второй вход записи устройства соединен с первым входом пятого дешифратора, с вторыми входами третьего, шестого и седьмого дешифраторов, входом четвертого

1425á83

l9 дешифратора, тактовым входом первого триггера, с входом записи первого блока оперативной памяти, группа информационных выходов первого блока оперативной памяти соединена с группой входов восьмого дешифратора, первый и второй выходы четвертого дешифратора соединены с тактовыми входами третьего и четвертого реги- 10 стров, группа информационных выходов которых соединена с второй группой входов схемы сравнения, выход которой через одновибратор соединен с первым входом первого элемента И и че- 1б рез первый элемент НŠ— с вторым входом первого элемента И, с входом установки нуля первого триггера, с третьими входами шестого и седьмого дешифраторов и с третьим выходом вто- 20 рого дешифратора, третий выход чет-. вертого дешифратора соединен с информационным входом первого триггера, выход которого соединен с входом установки в "1" второго триггера, ин- 25 формационный вход второго триггера

I соединен с шиной нулевого потенциала устройства, выход первого элемента .И соединен с тактовым входом второго триггера, инверсный выход которого 30 соединен с первым входом обращения первого блока оперативной памяти, с входом обращения блока постоянной памяти, с вторыми входами пятого и восьмого дешифраторов и с первым выходом готовности устройства, прямой выход второго триггера соединен с первым входом второго элемента И и с четвертым входом седьмого дешифратора, первый выход пятого дешифратора 40 соединен с входом записи третьего блока оперативной памяти и управляющим входом первого мультиплексора, группа выходов которого соединена с группой адресных входов третьего бло- 4б ка оперативной памяти, второй выход пятого дешифратора соединен с входом чтения третьего блока оперативной памяти, выход которого соедцнен с третьим входом восьмого дешифратора и вторым входом обращения первого блока оперативной памяти, старший разряд информационных выходов блока постоянной памяти соединен с информационным входом третьего блока оперативной памяти, выход которого соединен с четвертым входом шестого дешифратора и вторым входом второго элемента И, вход готовности устройства соединен с третьим входом второго элемента И, выход которого

I соединен с вторым выходом готовности устройства, вторая группа выходов шестого дешифратора соединена с третьей группой входов шестого дешйфратора и является третьей группой информационных входов-выходов устройства, третья группа выходов шестого дешифратора является группой адресных выходов устройства, первый, второй, третий, ч етв ертый, пятый, шестой и седьмой выходы шестого дешифратора являются соответственно первьпчи выходами чтения, записи, строба адреса устройства, вторым выходом сброса устройства, первым и вторьпк выходами задания режима устройства, выходом признака выборки команды устройства, выход генератора тактовых импульсов соединен с.входом второго элемента И, вход признака выборки команды устройства соединен с пятым входом шестого дешифратора, первый вход задания режима .устройства соединен с шестым входом шестого дешифратора, второй вход задания, режима устройства соединен с седьмым входом шестого дешифратора, вход строба адреса устройства соединен с восьмым входом шестого дешифратора, первый, второй, третий, четвертый и пятый выходы седьмого дешифратора соединены соответственно с входами установки нуля первого и второго счетчиков импульсов, со счетными входами первого и второго счетчиков импульсов и с первым входом обращения второго бпока оперативной памяти, второй выход седьмого дешифратора соединен с вторым входом обращения второго блока оперативной памяти и входом девятого дешифратора, выходы переполнения первого и второго счетчиков импульсов соединены соответственно с пятым и шестым входами седьмого дешифратора,группы информационных выходов первого и второго счетчиков импульсов соединены соответственно с группой управляющих входов второго мультиплексора и группой адресных входов второго блока оперативной памяти, первая, вторая, третья и четвертая группы выходов второго блока оперативной памяти соединены соответственно с первой, второй, третьей и четвертой группами информационных входов вто21

1425683

Составитель В.Сигалов

Редактор А.Козориз Техред А.Кравчук Корректор С.Шекмар

Заказ 4771/47 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4 рого мультиплексора, группы выходов которого соединены с группой входов девятого дешифратора, первый и второй входы задания режима устройства соединены соответственно с первым и вторым информационными входами второго блока оперативной памяти и с седьмым и восьмым входами седьмого дешифратора, выход генератора импульсов соединен с девятым входом седьмого дешифратора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет повышения допустимых частот отладки в реальном масштабе времени, в устройство введены десятый дешифратор, третий элемент И, третий элемент НЕ, элемент задержки, третий, четвертый, пятый, шестой и седьмой триггеры, причем первый вход задания режима устройства соединен с входом третьего элемента НЕ, выход которого соединен с первыми входами третьего элемента И и десятого дешифратора, второй вход задания режима устройства соединен с вторым входом третьего элемента. И, выход генератора импульсов соединен с третьим входом третьего элемента

И, выход которого соединен с входами установки единицы третьего, четвертого и пятого триггеров, вход признака выборки команды устройства через элемент задержки соединен с тактовым входом шестого триггера, информационный вход шестого триггера

5 соединен с шиной нулевого потенциала устройства, выход второго элемента НЕ соединен с входом установки единицы шестого триггера и с тактовыми ъходами третьего, четвертого и пятого триггеров, младший разряд второй группы адресных входов устройства соединен с информационным входом седьмого триггера, вход .строба адреса устройства соединен с тактовым входом седьмого триггера, первый, второй и третий выходы десятого дешифратора соединены соответственно с Т-входами третьего, ч етв ертог о и пятого триггеров, прямой и инверсный выходы седьмого и шестого триггера соединены соответственно с вторым, третьим, четвертым и пятым вхо-. дами десятого дешифратора, прямые выходы третьего и четвертого триг25 геров соединены соответственно с шестым и седьмым входами десятого дешифратора, инверсные выходы третьего четвертого и пятого триггеров соединены соответственно с восьмым, 39 девятым, десятым входами десятого дешифратора и с первым, вторым и тре тьим информационными входами второго блока оперативной памяти.