Устройство для сопряжения к процессоров с м периферийными устройствами

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

6 А1 (19) SU(II) (51)4 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

4,9 g

pt (ВИИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4232100/24-24 (22) 20 ° 04.87 (46) 23. 10..88. Бюл. В 39 (72) А.В.Жуковский и Н.Ф.Твердохлебов (53) 681.325 (088.8) (56) Чу Я. Организация ЭВМ и микропрограммирование. -M.: Мир, 1975, с. 510547.

Авторское свидетельство СССР

М 1153328, кл. С 06 F 13/00, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ К ПРО

ЦЕССОРОВ С М ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ ,(57) Изобретение относится к .вычисли тельной технике и предназначено для создания многомашинных систем с общим полем периферийных устройств. Целью изобретения является повышение производительности и сокращение аппаратурных затрат. Устройство содержит М блоков связи с периферийным устройством, М регистров кода номера процессора, К блоков связи с процессорами, К ключей ввода данных, регистр состояния и блок пересчета. 5 ил.

1432536

Изобретение относится к области вычислительной техники и предназначено для создания многомашинных систем с общим полем периферийных устрой ств.

Цель изобретения — повышение производительности и сокращение аппаратурных затрат.

На фиг.1 приведена структурная схема устройства для связи К процес.,соров с M периферийными устройства ми; на фиг.2 — пример технической реализации ключей приема-передачи информации, на фиг.3 и 4 — функциональ- 15 ные схемы возможных вариантов выполнения регистра кода номера процес сора и селектора ; на фиг.5 — пример подключения регистра состояния пе .риферийных устройств при помощи ключей ввода данных к каналам ввода-вы- .вода процессоров применительно к ин терфейсу "общая шина" микроЭВМ "Элек троника-60".

Устройство для сопряжения К про- 25 цессоров с М периферийными устройст вами (фиг.1) содержит К блоков 1 свя зи с процессором 2 через канал 3. (1 ввода-вывода процессора (=1,К),кажДый из которых включает одновибратор 30 4, регистр 5 номера процессора, регистр 6 номера периферийного устройства, первый выходной ключ 7, элемент И 8, триггер 9, второй выходной ключ 10, регистр 11 состояния, блок

12 пересчета, содержащий элемент ИЛИ

35 ,13, К одновибраторов 14, генератор 15 импульсов, элемент И 16 и счетчик 17, N периферийных устройств 18, М блоков 19 связи с периферийным устройством, каждый из которых включает

К ключей 20 > ïðèåìà-передачи информации (i = К, 1=Г,М), элемент ИЛИ .

21, селектор 22, элемент ИЛИ 23, регистр 24 номера процессора, дешифратор 25, элемент И 26, М регистров 27 кода номера процессора, шину 28 номеров процессоров, шину 29 номеров периферийных устройств, К ключей 30 ввода данных.

Ключи 20>, приема-передачи информа" 0 ции для случая реализации связи между двумя процессорами 2 и двумя пе-! риферийными устройствами 18 представлены на фиг.2. Функциональная

j схема приведена применительно к про@ессорам 2> с каналом ввода-вывода типа "общая шина, построенному в со-, ответствии с интерфейсом g — - BUS ce"" мейства микроЭВМ "Электроника-60", и ориентирована на использование инициативных периферийных устройств 18. в режиме обмена информацией по прерыванию. Каждый у ключ 20; приемапередачи информации (i=1 2, j=1 2) содержит 4 шинных формирователя 31 ý

32 . Кроме того, в состав каждого ключа 20; приема-передачи информации входят элемент ИЛИ 32, а также элементы И 33 и 34. Первые входы элементов И 33 и 34 объединены с входами выбора кристалла ВК шинных формирователей 31,..., 31 и являются управляющим входом ключа 20; приемапередачи информации, второй вход элемента И 33 подключен к второму входувыходу B третьего шинного формирователя 31 второй вход элемента И 34 подключен к второму входу-выходу 2В четвертого шинного формирователя 31 .

Входы выбора шины ВШ шинных формирователей 31, 31 и 31 объединены и подключены к шине ввода-вывода соответствующего периферийного устройства 18, а вход выбора шины ВШ шинного формирователя 31 подключен к шине нулевого потенциала устройства.

На фиг.2 выделены из входа-выхода В третьего шинного формирователя

31 сигнал требования прерывания ТРП и сигнал предоставления прерывания периферийным устройством ППРО. Выходной сигнал элемента ИЛИ 32 используется в качестве сигнала предоставления прерывания ППР 1 для следующего по приоритету подключения периферий- ного устройства 18 ° ключа 20 прие1 ма-передачи информации. Эта связь отражает специфику распространения сигнала ППР 1 для данного конкретного примера технической реализации, поэтому носит частный характер.

Регистр 27 кода номера процессора (фиг.З) содержит кнопки 35д,..., 35, номера процессора, число которых на единицу больше числа К процессоров, шифратор 36, элемент

ИЛИ 37, элемент 38 задержки и одновибратор 39.

Селектор 22 (фиг.4) содержит регистр 40 номера периферийного устройства, элемент 41 сравнения и одновибратор 42.

Ключ 30 ввода данных (фиг. 5) содержит шинные формирователи 43,..., 43> селектор 44 адреса, триггер 45 и элемент И 46.

36 э 14325

Сущность изобретения заключается в использовании для сопряжения процессоров 2; (i = 1, К) и периферииных устройств 18 (j = 1,И) общей

У для всей системы шины 28 номеров процессоров и шины 29 номеров периферийных устройств, которые предоставляются в распоряжение одного из процессоров 2; при помощи блока 12 пересчета на время, необходимое для установления всех возможных и требуемых процессору 2; связей: При этом каждый процессор 2, имеет возможность проанализировать имеющийся резерв периферийных устройств 18 ., занятость которых отображается содержимым общего и доступного для всех процессоров 2„. регистра 11 состояния, а подключение незанятого 1-го периферийного устрой- >О ства к каналу 3; ввода-вывода данного процессора 2; осуществляется соответствующим блоком 19 - связи с перифе1 рийным устройством после поступления в него по соответствующим общесистем- 25 ным шинам 28 и 29 из процессора 2 через его блок 1; связи с процессором кода номера процессора и кода номера периферийного устройства, что обеспечивает установление двунаправленной gp и бесконфликтной связи между ними.

Устройство обеспечивает сопряжение К процессоров 2 с М периферийны-

1 ми устройствами 181 в трех режимах установления связи: по инициативе процессора 2;, по инициативе периферийного устройства 18, при реконструкции структуры системы под управг лением одного из процессоров.

При первоначальном запуске системы 40 все процессоры 2 . (i=1,Ê) по программам начального пуска обнуляют содержимое регистров номера процессора

5 и номера периферийного устройства 6 соответствующих блоков 1: связи с про- 45 цессором. При этом устанавливаются в нулевое состояние все триггеры 9, что обеспечивает отсутствие сигналов на входах элемента ИЛИ 13 и, следовательно на ег0 выходе поэтому элеУ 9

50 мент И 16 открыт для прохождения через него импульсов от генератора 15 импульсов на вход счетчика 17 блока

12 пересчета. Счетчик 17 представляет собой кольцевой счетчик на базе

55 сдвигового регистра, в один из разрядов которого при включении блока

12 пересчета (при включении питания) заносится сигнал логической "1", которая благодаря обратной связи с выхода сдвигового регистра, циркулирует в счетчике 17 под действием управляющих импульсов на его синхровходе. При этом на выходах одновибра.торов 14; (i†= Å) поочередно появляются импульсы, поступающие на входы элементов И 8 блоков 1; связи с процессором. Выходные сигналы блока

12 пересчета (с выхода одновибратора 14;) синхронизируют очередность установления связи по запросам процессоров 2;, поэтому для уменьшения задержки установления связи частота генератора 15 импульсов выбирается максимально возможной.

При установлении связи по инициативе одного из процессоров 2; (предположим, это процессор 2,) последний через канал ввода-вывода 3, выдает в регистр 5 номера процессора блока

1 связи с процессором код своего

1 номера — код единицы. Ненулевое состояние регистра 5 номера процессора является признаком запроса процессором 2 на установление связи с периферийными устройствами. При этом сигнал нулевого состояния на выходе регистра 5 снимается и, следовательно, подготавливает элемент И 8 для прохождения через него сигнала синхронизации запроса от блока 12 пересчета ° При появлении этого сигнала импульсом с выхода одновибратора 14, происходит переключение триггера 9 блока 1, связи с процессором, выходной сигнал которого поступает через первый элемент ИЛИ 13 на вход элемента И t6 запирая его и тем самым приостанавливая работу блока 12 пересчета. Одновременно выходной сигнал триггера 9, поступив на управляющие входы выходных ключей 7 и 10 осуществляет подключение выходов регистра 5 номера процессора к шине 28 номеров процессоров и выхода регистра 6 номера периферийного устройства — к шине 29 номеров периферийных устройств.

Одновременно сигнал с выхода триггера 9 поступает на управляющий вход ключа 30 ввода данных, который подключает выход регистра 11 состояния к каналу 31 ввода-вывода.

Сигнал переключения триггера 9 поступает также через канал 3, ввода-вывода в процессор 2,, оповещая о том, что в его распоряжение предос432536 6

5 1 тавлены общесистемные средства системы. По этому сигналу процессор 2

1 считывает содержимое регистра 11 состояния и анализирует содержимое разрядов, закрепленных за периферийными устройствами 18, с которыми процес1 У сору 2, требуется установить связь.

Если эти устройства не заняты, признаком чего является наличие логической "1" в соответствующих разрядах регистра 11 состояния, то процессор

:,2, последовательно выдает через каIнал 3, ввода-вывода в регистр 6 но,мера периферийного устройства коды ., íîèåðîâ требуемых процессору 2 пе1

,риферийных .устройств 18 . Предполо1 жим, что процессору 2, требуется не занятое другим процессорами 2; (i

2,К) периферийное устройство 18,. . Тогда он вьдает в регистр 6 номера периферийного устройства блока 1

t связи с процессором код единицы, ко1 торый поступает через открытый вы ходной ключ 10 на шину 28 номеров, периферийных устройств. Зтот код распознается селектором 22 блока 19

:связи с периферийным устройством. . На выходе селектора 22 формируется импульс, который через элемент ИЛИ 23 поступает на вход регистра 24

Номера процессора и синхронизирует запись в него кода номера первого процессора 2, поступающего на информационный вход регистра 24 номера процессора с шины 28 номеров про@ессоров через элемент ИЛИ 21. В соответствии с кодом номера 2 на перЬом выходе дешифратора 25 появляется сигнал логической "1", поступающий на управляющий вход ключа приемайередачи информации 20«, по которому ключ приема-передачи информации

20,„ осуществляет подключение шины

Ввода-вывода периферийного устройства 18, к каналу Э ввода-вывода процессора 2 . Одновременно на

1 (К+1)-м выходе дешифратора 25 появляется сигнал логического " 0" поступающий в виде признака занятости периферийного устройства 18 в регистр 11 состояния. На этом сопряжение периферийного устройства 18

1 с процессором 2, завершается и дальнейший обмен информацией между ними ведется но правилам интерфейса процессора 2,.

Аналогично устанавливается связь йроцессора 2 „ и с другими периферий25

55 ными устройствами 18 (j = 2,И) последовательной вьдачей кЬдов их номеров в регистр 6 номера периферийного устройства и, следовательно, на общесистемную шину 28 номеров периферийных устройств. После установления двусторонней связи с требуемым процессору 2„ периферийным устройством 18„ он освобождает общесистемные средства следующим образом: сначала процессор 2, вьдает в первый регистр

5 номера процессора нулевой код, сигнал признака которого запирает элемент И 8, .затем процессор 2, заносит в регистр 6 номера периферийного устройства нулевой код, по сигналу признака которого одновибратор 4 формирует сигнал, переключающий в нулевое состояние триггер 9. Последний, переключившись, запирает первый

7 и второй 10 выходные ключи„ освобождая тем самым шины номеров процессоров 28 и периферийных устройств

29.Одновременно сигнал переключения триггера 9 через элемент ИЛИ 13 открывает элемент И 1б для прохождения импульсов синхронизации на вход счетчика 17 и разрешает тем самым дальнейшую работу блока 12 пересчета.

Сопряжение других процессоров 2

1 с оставшимися свободными периферийными устройствами 18 осуществляется аналогично описанному.

Аналогично описанному осуществляется и освобождение периферийных устройств 18. по инициативе процессора

2 после завершения обмена информацией между ними. При этом процессор вьдает в регистр 5 номера процессора код своего номера, а после предоставленин в его распоряжение общесистемных средств установления связей выдает в этот же регистр 5 нулевой код, а в регистр 6 номера периферийного устройства " последовательность кодов номеров освобожденных процессором

2 периферийных устройств 18 . В ре-! f зультате во все регистры 24 номера процессора блоков 191 связи с освобождаемыми перифериййыми устройства- ми 18 заносится нулевой код, по которому на (1-К)-м выходах дешнфратора 25 сигналы логической "1" снимаются, чем обвспечивается отключение ключами -20,„,..., 201 приема-передачи информации периферийных устройств

18„ oT K H o 31 .ввода-вывода проJ цессоров 2„, на (К+1)-м выходе дешиф36 8 общесистемных ресурсов последовательной выдачей кодов номеров процес соров (своего и всех последующих), а также кодов номеров периферийных устройств 18 в соответствующий блок !

1 связи с процессором осуществляет

1 распределение всех требуемых периферийных устройств 18 между процессо-! рами системы, причем процесс реконфигурации происходит аналогично тому, как устанавливается связь процессоров .

2 с периферийными устройствами 18j ! по инициативе процессора 2;, только двусторонние связи устанавливаются под управлением одного центрального процессора 2 .

Рассмотрим более подробно работу ключей 20 приема-передачи информа-, ции (фиг.2). Карый шинный формирователь 31,,..., 31 имеет двунаправленный вход-выход В с тремя устойчивыми состояниями. В исходном состоянии при отсутствии сигнала на управляющем входе ключа 20 приема-пере) дачи (на входах ВК шинных формирователей 31,,..., 31,, ) входы-выходы В шинных формирователей 31,,..., 31

Il It находятся в состоянии разрыв, характеризующимся отсутствием связей между входами А и выходами С и входами-выходами В шинных формирователей

31,..., 31 . При отсутствии сигнала

4 е на управляющем входе ключа 20 .; йриема-передачи информации элемейт И 33 заперт, а элемент И 34 открыт для прохождения через него и затем через элемент ИЛИ 32 сигнала предоставления прерывания от активного устройства (процессора 2 .) ППР1 на следую-! щие ключи 20, приема-передачи информации периферийных устройств 18 ° более низкого приоритета подключенйя к каналу 3; ввода-вывода данного процессора 2;. Таким образом, в исходном состоянии ключ 20 . приема-передачи

1i информации обеспечивает полное отключение шины ввода-вывода соответствующего периферийного устройства

18 от канала ввода-вывода процес) сора 3;, не препятствуя распространению служебных сигналов интерфейса процессора 2! (ППР1).

При поступлении на управляющий вход ключа 20 „ приема-передачи информации сигнала с первого выхода дешифратора 25 блока 19, связи с периферийным устройством во всех шинных формирователях 311,. °, 3 14 осу7 14325 ратора 25 формируется сигнал логической " 1", который заносится в регистр

11 состояния в качестве признака незанятости соответствующего периферий5 ного устройства 18

Таким образом, йроцессы установления и прекращения связи с периферийными устройствами 18 по инициативе данного процессора 2 осуществляются единообразно, причем очевидно, что эти процессы могут быть совмещены в одном такте выделения данному процессору 2; общесистемных ресурсов установления связи. В режиме установления 15 связи по инициативе периферийного устройства 18 на группе выходов со1 ответствующего регистра 27 кода ноJ мера процессора появляется код номе— ра процессора 2, с которым необходи- 20 ма связь периферийному устройству 18 . (точнее оператору-пользователю через посредство данного периферийного устройства 18 ), а на выходе регистра

27. кода номера процессора появляет- 25 ся сигнал синхронизации, который через элемент ИЛИ 23 поступает на вход регистра 24 номера процессора и обеспечивает запись в него поступившего через элемент ИЛИ 21 кода номера про- 30 цессора 2,, в это же время сигнал синхронизации с выхода регистра 27

J кода номера процессора попадает на вход элемента И 26 и закрывает его, препятствуя прохождению кода номера процессора на вход элемента ИЛИ 21 с шины 28 номеров процессоров. В результате блок 19 связи с периферийным устройством осуществляет под-! ключение периферийного устройства 18 . к каналу 3; ввода-вывода процессора

2 . Дальнейший обмен информацией меж1 ду процессором 2; и периферийным устройством !8 определяется логи3 кой работы периферийного устройства 18. и интерфейса процессора 2;.

Прекращение обмена информацией между ними осуществляется по инициативе периферийного устройства 18 путем выдачи из соответствующего регистра

27 формирования кода номера процес3 сора нулевого кода.

Реконфигурация структуры системы может осуществляться под управлением одного из процессоров 2 ., работа которого связана с решением главной функциональной задачи системы. При этом центральный процессор 2; после предоставления в его распоряжение

9 »432536 10 ществляется подключение входа-выхода.

В с выходам С, поскольку на входы выбора шины ВШ шинных формирователей 311,..., 31 подан сигнал логического "0" (сигнал синхронизации пассивного устройства СИП отсутствует).

Одновременно сигнал с управляющего входа ключа 20„, приема-переда, чи информации запирает элемент И,34 и подготавливает к прохождению сиг нала элемент И 33. Дальнейпий обмен информацией через ключ 20 „ приема передачи информации определяется вшб1

; раиным режимом обмена (спяхроняьй, ; асинхронный или прерывание). Предпо"

,ложим, что обмен начияаетсл по иници,ативе периферийного устройства 18„ в режиме работы по прерыванию вычйс :лительнаго процесса в процессоре 2,. В этом случае при готовности пери ;ферийного устройства 18, к обмеяу яа

:его шине ввода-вывода (первом входе

А) формируется сигнал требования пре, рывания ТРП, сопровождаемый сигналом синхронизации .пассивного устройства

: СИП. Сигнал СИП, поступив на входы

1 выбора шины ВШ шинных формирователей

; 31,..., 3», обеспечивает переклюIчение соедийения входа-выхода В с входом А и„ следовательно, поступ,ление сигнала ТРП через канал 31вво да-вывода .s процессор 2,, прерывая выполнение текущей программы. В ответ яа сигнал прерывания ТРП процессор 2, выдает через канал 3 „ вводавывода сигнал предоставлений преры вания ППР1, который поступает через четвертый шинный формирователь 31 на шину ввода-вывода периферийного устройства 18, (через выход С). По этому сигналу периферийное устройство 18„ запрещает распространение сигнала ППР1 по каналу процессора

2, и выставляет яа входы А шинных формирователей адрес вектора прерывания, который через канал 3, вводавывода поступает в процессор 2, a zaчестве начального адреса программы обмена информацией с данным периферийным устройством 18,.

Дальнейший обмен информацией между процессором 2, и периферийным устройством 18, осуществляется порциями (символами) по каждому сигналу

ТРП и завершается в периферийном уст ройстве 18, снятием запрета на распространение сигнала предоставления прерывания ППР1, а именно: сигнал предоставления прерывания ат пассивного устройства ППРО поступает яо шине ввода-вывода периферийного устройства 181 через третий шинный. фор мирователь 3», через открытый элемент И 33 и элемент ИЛИ 32 на следующий па приоритету подключения ггериферийного устроистве 18, ключ 20 приема-передачи информации в качест-! ве сигнала предоставления прерывания ППР1. Аналогично описанному осуществляется установление связи между процессором 2 1 и периферийным устройством 18, либо между процессором

2, и периферийными устройствами 18 и/или .8 . Очевидно, что приоритет

1 подключения данного периферийного устройства 18 по отношению к другим подключаемым к тому же каналу 3 авода-вывода процессора периферийным устройством 18, для каждого процессо3 ра 21 может быть различным.

Аналогично строятся и выходные ключи 7 и 10 каждого блока 1 связи с процессором. При этом входы выбора шины ВШ всех шинных формирователей подключаются к потенциалу логического "0", что обеспечивает работу выходных ключей 7 и lO только на вывод информации, а управление их работой осуществляется сигналами триггера 9, выход которого подключается к входам

35 выбора кристалла ВК, всех шинных фор-

1мирователей.

Регистр 27 кода номера процессора работает следукнцим образом (фиг.3).

При нажатии кнопки 35. с номером процессора 2;, с которым требуется установить связь данному периферийному устройству 18, на выходе шифратора

Зб формируется соответствующий номеру кнопки 35; (i =- О,K) код номера ц5 процессора 2;, поступающий на выход регистра 27 кода. номера процессора.

Одновременно сигнал от кнопки 35; поступает через элемент ИЛИ 37 на вход элемента 38 задержки. Через вреЭ мя достаточное для срабатывания шифратора 36, на выходе элемента 38 эа держки формируется сигнал, по которому на выходе одяавибратора 39 появляется импульс, поступающий яа выход с регистра 27 кода номера праце ссора, 55

Селектор 22 работает следующим образамо

При поступлении на вход селектора

22 кода номера периферийного устройУстройство для сопряжения К процессоров с М периферийными устройствами, содержащее М блоков связи с периферийным устройством, каждый 1-й из которых (j =1,М) содержит регистр номера процессора, дешифратор, первый элемент ИЛИ, К ключей приема-передачи информации, К блоков связи с процессором, каждый из которых содержит триггер, блок пересчета, содержащий генератор импульсов, счетчик, причем первые группы информационных входов-. выходов К ключей приема †переда информации j-го блока связи с периферийным устройством образуют группы входов-выходов устройства для подключения к группе: информационных входов-выходов j-го периферийного устройства, вторая группа информаци- онных входов-выходов, j i-го ключа приема-передачи информации (i=1 К)

j-го блока связи с периферийным устI ройством образует группу входов-выходов устройства для подключения к соответствующей группе информационных входов-выходов i-го процессора, о тл и ч а ю щ е е с я тем, что, с целью повышения производительности и сокращения аппаратурных затрат, в него введены регистр состояния, К ключей ввода данных, М регистров кода номера процессора, в каждый блок связи с периферийным устройством введены второй элемент ИЛИ, элемент И, селектор, в каждый блок связи с процессором введены два выходных ключа, регистр номера процессора, регистр номера периферийного устройства, элемент И, одновибратор, в блок пересчета введены элемент И, элемент

ИЛИ, К одновибраторов, причем группы информационных входов регистра номера процессора и регистра номера периферийного устройства i-го блока связи с процессором образуют группы входов устройства для подключения соответственно к первой и второй группам адресных выходов i-го процессора, единичный выход триггера i-ro блока связи с процессором является выходом устройства для подключения к входу подтверждения i-ro процессора, груп35

ll 1432 ства 18, совпадающего с постоянно хранящимся в регистре 40 номера периферийного устройства кодом, присвоенным данному периферийному устройству 18, на выходе элемента 41 срав5 нения формируется сигнал, по которому одновибратор 42 выдает на выход селектора 22 импульс, являющийся признаком обращения процессора 2; к .данному периферийному устройству 18

Считывание содержимого регистра

11 состояния осуществляется следующим образом (фиг.5). При "захвате" процессором 2; общесистемных средств установления связи (пусть это будет процессор 2,) на управляющий вход ключа 30, ввода данных поступает из блока 11 связи с процессором (с выхода триггера 9) на входы выбора кристалла ВК шинных формирователей 43„, 20

43, 43 сигнал, по которому в шин-, ных формирователях осуществляется соединение входов-выходов В с выходами С, поскольку сигнал на входах выбора шины ВШ отсутствует. Затем процессор 2„ через канал 3, вводавывода и шинные формирователи 43

43 43 выдает код адреса, закреплейный в данном процессоре за регистром 11 состояния. Этот код распознается селектором 44 адреса, на выходе которого появляется сигнал, который переводит в единичное состояние триггер 45 при поступлении на другой вход этого триггера 45 (вход синхронизации) сигнала синхронизации активного устройства СИА,сопровождающего выдачу данных из процессора 2,. Затем из процессора 2, выдается сигнал "Ввод", поступающий 40 на второй вход элемента И 46, открытого сигналом выхода триггера 45, в результате чего на выходе элемента И 46 формируется сигнал синхронизации пассивного устройства СИП, 45 который, поступив на входы выбора шины ВШ шинных формирователей 43

43, 43 з обеспечивает соединение в них входов А с входами-выходами В.

В результате содержимое регистра 11 состояния поступает через ключ 30 ввода данных в канал 3, ввода-вывода процессора 2, . Одновременно при этом в процессор 2„ поступает и сигнал СИП, по которому процессор 2 запоминает информацию, поступившую в его канал 31ввода-вывода.

Селектор 44 адреса в ключах 30,, ...,30 ввода данных имеет такое же

536 12 построение, что и селектор 22 (фиг.4), отличаясь or него только отсутствием одновибратора 42.

Формула из обре т ения

13 14

Па информационных выходов i-го ключа ввода данных образует группу выхоДов устройства для подключения к группе входов кода состояния i-ro процессора, при этом группа информационных выходов первого выходного ключа i-ro блока связи с процессором соединена с группой входов элемента И M блоков связи с периферийным устройством, Группа информационных выходов второ о выходного ключа i-ro блока связи ! процессором соединена с группой ин юрмационных входов селектора M блоков связи с периферийным устройством, группа информационных выходов

)-ro регистра кода номера процессора соединена с первой группой входов первого элемента ИЛИ j-го блока связи с периферийным устройством, инфор мационный выход j-го регистра кода номера процессора соединен с входом лемента И и с первым входом второго элемента ИЛИ j-го блока связи с периферийным устройством, единичный выход триггера .i-ro блока связи .с про ессором соединен с д-м входом эле1чента ИЛИ блока пересчета и с управляющим входом i-го ключа ввода данных, выход i-ro одновибратора блока пересчета соединен с первым входом элемента И i-ro блока связи с процессором, причем в блоке пересчета выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого соединен с выходом генератора импульсов, выход элемента И соединен с синхровибратором счетчика, вход

i-ro одновибратора подключен к выходу соответствующего разряда счетчика, выход К-ro разряда счетчика соединен также со своим информационным

32536 14 входом, в каждом блоке связи с процессором группа информационных входов второго выходного ключа соединена с

5 группой информационных выходов регистра- номера периферийного устройства, информационный выход которого соединен с входом одновибратора, выход которого соединен с нулевым входом триггера, единичный вход которого соединен с выходом элемента И, второй вход которого соединен с информаци-. онным выходом регистра номера процесса, группа информационных выходов которого соединена с группой информационных входов первого выходного ключа, управляющий вход которого соединен с управляющим входом выходного ключа и с единичным выходом триггера, в каждом блоке связи с периферийным устройством выход селектора соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом записи регистра номера процессора, груп2S па информационных входов которого соединена с группой выходов первого элемента ИЛИ, вторая группа входов которого соединена с группой выходов элемента И, группа информационных вы30 ходов регистра номера процессора соединена с группой информационных входов дешифратора, К выходов которого соединены с соответствующими управляющими входами К ключей приема-пе35 редачи информации, при этом (К+1)-й выход дешифратора j-го блока связи с периферийным устройством соединен с j-ì информационным входом регистра состояния, группа информационных выходов которого соединена с группами информационнык входов К ключей ввода данных.

1432536

143253á

I 432536

Фиг. 5

143253б

«Юп 1

Фиг.5

Составитель С.Пестмал

Редактор E.Ïàïï . Техред А.Кравчук Корректор И. Пожо

Заказ 5443/43 Тираж 704

Подписное

ВНИИПИ. Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4