Устройство для сопряжения эвм с датчиками

 

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных вьмислительных комплексах для подклю-. чения аналоговых датчиков к вычислительной машине. Целью изобретения является повышение быстродействия. .Устройство содержит коммутатор кана лов, усилитель, буферньй регистр, аналого-цифровой преобразователь,блок памяти, блок управления выборкой,блок ввода, блок прямого доступа в память, блок канальных приемопередатчиков, пять регистров, цифроаналоговый преобразователь , дешифратор адреса,влек управления и синхронизации, блок прерывания . 4 з.п. ф-лы, 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1427375.(51) 4 С 06 F 13/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

RO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4206002/24-24.

1 (22) 04. 03. 87 (46) 30.09.88. Бюл. У 36 (71) Омский политехнический институт (72) В.М.Танасейчук, С.В.Морозов и А.П.Панков (53) 681.325,(088.8) (56) Авторское свидетельство СССР

У 1070540, кл. G 06 F 13/10, 1984 °

Чертов В.Г. Устройства ввода-вывода аналоговой информации для цифровых систем.-"Зарубежная радиоэлектроника", 1986, В 3, с. 23-24. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С

ДАТЧИКАМИ (57) Изобретение относится к вычислительной технике и .может быть использовано в информационно-измерительных вычислительных комплексах для подклю-, чения аналоговых датчиков к вычисли-. тельной машине. Целью изобретения является повышение быстродействия.

Устройство содержит коммутатор каналов, усилитель, буферный регистр, аналого-цифровой преобразователь, блок памяти, блок управления выборкой, блок ввода, блок прямого доступа в память, блок канальных приемопередатчиков, пять регистров, цифроаналоговый преобразователь, дешифратор адреса,6лок управления и синхронизации, блок прерывания. 4 з.п. ф-лы, 9 ил. 3

1427375

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных вычислительных комплексах для подклю5 чения аналоговых датчиков в вычислительной машине.

Цель изобретения — повышение быстродействия.

На фиг. 1 представлена блок"схема устройства для сопряжения 3ВМ с датчиками; на фиг. 2 — схема блока прямого доступа в память; на фиг. 3— схема блока прерывания; на фиг. 4 схема блока ввода; на фиг. 5 " схема блока управления выборкой; на фиг. 7, 6, 8, 9 -временные диаграммы работы блока прямого доступа в память, блока прерывания, блока ввода, блока управления выборкой соответственно. 2О

Устройство для сопряжения ЭВМ с датчиками содержит (фиг.1) коммутатор 1 каналов, усилитель 2,. буферный регистр 3, блок 4 управления выборкой, аналого †цифров преобразователь 25 (АЦП) 5, блок 6 памяти, блок 7 прерывания, блок 8 ввода, дешифратор 9 адреса, блок 10 канальных приемопередатчиков, регистры 11-14, цифроаналоговый преобразователь (ЦАП) 15, регистр 16, блок 17 прямого доступа в память, блок 18 управления и синхронизации, магистраль 19 ЭВМ, входы и выходы (шины) 20 — 44 узлов и блоков устройства.

Бл:ок 17 прямого доступа в память содержит (фиг.2) канальный приемник

45, триггер 46, триггер 47, сдвиговый регистр 48, триггеры 49 — 52, канальные передатчики 53, 54, элемен- 4О ты И 55 — 59, элементы И-HE 60, 61, элементы ИЛИ 62, 63, Блок 7 прерывания содерлмт (фиг.З) канальный приемник 64, триггеры 65 и 66, канальный передатчик 67, эле- -45 менты И-HE 68,.69, элемент ИЛИ 70.

Блок 8 ввода содержит (фиг.4) генератор 71 тактовых импульсов, триггер 72, элемент И-ИПИ 73, счетчик 74.

Блок 4- управления выборкой содержит (фиг.5) триггер 75, мультивибраторы 76,77, элемент И-HE 78.

Блок 18 управления,и синхронизатди может быть реализован на основе программируемой логической матрицы или на элементах И-HE в соответствии

55 с приводимьыи ниже формулами. На вход блока 18 поступают 8 групп шин—

39, 29, 30, 3?, 34, 35, 25, 27, вы-. ходные сигналы образуют шины управления 33, 31, 38.

По шине 29 передается сигнал Մ— разряд регистра 16 направление обмена. По шине 30 передается сигнал

Х вЂ” сигнал из блока 17 о считывании информации из блока. По шине 32 передаются сигналы Х вЂ” сигнал из блока

17, сигналиэирующий о выдаче адреса;

Х 4 — сигнал с триггера 51; Х вЂ” сигнал с выхода триггера 52. По шине

39 передается сигнал Х р — сигнал

"Регенерация" с управляющего выхода

ЭВМ. По шинам 34, 35, 25, 27 передаются сигналы Хб — сигнал считывания регистра 16 из дешифратора, шина 27;

Х, — сигнал считывания регистра 14 из дешифратора, шина 25; Х > — сигнал считывания регистра 12 из дешифратора 9, шина 34; Х вЂ” сигнал считывания регистра 13 из дешифратора 9, шина

35.

Выходные сигналы блока 18. По шинам 31 передаются сигналы У» - управления элементом И-HE 60; У4 — управления элементом И-НЕ 61. По магистрали 33 передаются сигналы У„,У вЂ” управление считыванием регистров 12, 13 соответственно; У., У6 — управление считыванием и записью регистра

11 соответственно. По шине 38 передается сигнал У вЂ” управления блоком

10 на передачу.

Причем входные и выходные сигналы связаны следующими соотношениями;

Ул Х9 Ха x5 i у, =х, vx,õ„.

У Х Х Х V Х ° Х„х, У вЂ” Хд Х„Х < Х Х„ Х 4Х"

1 х;

Ук = Х Х - Х», У6 = Х Х Х,1р

У = Х Ч Х Х,) Х Ч Х l Х91/Х» хх, Х ° Х 1/Х, Х, ° Х„,.

Устройство работает следующим образом.

Аналоговые сигналы с выходов датчиков поступают на аналоговые входы коммутатора 1, на управляющие входы которого поступают коды с выхода счетчи- ка 74, подключая к входу усилителя

2 соответствующий вход коммутатора 1.

В усилителе 2 аналоговый сигнал норми-, руется до заданного уровня и подается на вход буферного регистра 3. Блок при наличии разрешающего сигнала с выхода блока 8 ввода по переднему фронту синхросигнала -, вырабатывает

14 одиночный тактовый импульс для буферного регистра 3 (см. фиг.9), Выбранный сигнал с выхода буферного регист. ра 3 поступает на аналоговый вход

АЦП 5, запуск которого производится сигналом запуска блока 4, вырабатываемым по заднему фронту тактового. сигнала управления выборкой (см. фиг. 9). По окончании преобразования сигнала АЦП 5 выдает сигнал "Конец преобразования", поступающий на вход триггера 75 блока 4 и сбрасывающий сигнал запуска АЦП, а также на вход записи блока 6, осуществляя запись информации с выхода АЦП 5 в блок 6 по адресу, определяемому значением счетчика 74. Таким образом.в периодах

Т между регенерацией памяти в блок

6 записывается информация с выходов датчиков. Максимальное количество датчиков, подключаемое к устройству, определяется и-количеством строк, IIo KoTopbM ведется регенерация памяти.

Каждый Т секунд генератор 71 вырабатывает сигнал "Разрешение регенерации" в центральный процессор (ЦП)

ЭВМ. В ответ ЦП выдает управляющий сигнал "Регенерация" и канальный сигнал "К РЕГ Н". По совпадению канального сигнала "К РЕГ Н" и заднего фронта канального сигнала. "К СИА Н" устанавливается в "1" триггер 46 и в магистраль 19 вырабатывается сигнал требования прямого доступа ("К ТПД Н")

В ответ на этот сигнал ЭВМ устанавливает на магистрали сигнал ("К,ППД Н"), который через канальный приемник 45 сбрасывает триггер 46 и устанавливает триггер 47. Таким образом происходит захват магистрали

ЭВМ. По сигналу с нулевого выхода триггера 47 уровень "!о" подается на вход элемента И 55, запрещая прохождение сигнала "К СИА Н" на вход триггера 46 во. время режима прямого доступа в память. По совпадению сигнала с единичного выхода триггера .

47 и тактового сигнала магистрали

К разрешается работа сдвигового такт регистра 48.

По переднему фронту сигнала, поступающего с элемента И 56, в первый разряд регистра 48 записывается "1" (в остальные разряды "ф"), которая устанавливает в "1" триггер 49, выход которого по совпадению с процессорным сигналом "Регенерация" под-

7375

4 ключает канальный передатчик 54 на—

I передачу, осуществляя передачу адреса по магистрали 19 в 3ВМ, Далее в соответствии с тактовой частотой

f „ т производится сдвиг "1" в регистре 48 от Д1 до Д7 и установка и сброс триггеров 49-52. После записи

"1" в Д2, в Д1 из Д11 записывается

" " и устанавливается триггер 50, который вырабатывает сигнал синхронизации адреса в магистраль 19 ЭВМ.

Запись . 1 в ДЗ сбрасывает в триггер 49 и вырабатывает по совпадению с процессорным сигналом "РегенеI рация" сигналы изменения содержимого адреса для регистра 14 и изменения содержимого счетчика для счетчика 74 и считывания информации из блока 6 памяти. По этому сигналу на трех стабильной внутренней шине 22 появятся данные иэ блока 6, а блок

18 выработает сигнал подключения на передачу блока 10. Запись "1" в

25 Д4 установит в "1" триггер 51, который вырабатывает сигнал "Вывод", поступающий по шине 32 в блок 18 и на входы элементов И-НЕ 60, 61. На передачу в режиме "Регенерация" блок 18 на шине 31 выработает сигнал подключения только элемента И-HE 61, формируя в магистрали ЭВМ канальный сигнал "K ВЬБОД Н". Запись "1" в Д5 сбрасывает триггер 51. Запись "1" в

Д6 сбросит триггер 50 и по совпаде35 нию с сигналом Регенерация сбрасы11 II вает триггер 47, заканчивая цикл обмена словом данных (см. фиг.6).

Остальные и-1 слов передаются на ЭВМ. таким же образом. По окончании режима регенерации блок 7 вырабатывает в 3ВМ сигнал требования прерывания.

В ответ ЦП ЭВМ вырабатывает сигнал

"К Представление прерывания 1", ко4 торый через канальный приемник 64

45 поступает на вход элемента И-HE 69 н вызывая вырабатывание сигналов Синхронизация пассивного", выдачу адреса-вектора в магистраль ЭВМ и сброс триггера 65. Нулевой выход триггера

65 устанавливается в 1, снимая l1 1! сигнал "ТПР" в магистрали 19 ЭВМ и вырабатывая сигнал "Предоставление прерывания по совпадению с сигна55 лом "ППР 1", и запрещает распростраиение этого сигнала другим устройст-, вом. ЭВМ снимает сигнал "ППР устройство снимает сигналы "К СИП Н":, адрес вектора и "ППР ", завершая

7375, в Д5 регистра 48 сбросит триггер 51.

Запись ".1" в Д6 регистра 48 сбросит триггер 50 и установит в "1" триггер

52, выход которого по шине 32 поступит на вход блока 18, Запись "1" в Д7 регистра 48 позволяет закольцевать продвижение "1" в регистре путем подключения выхода Д7 на управляющий вход сдвигового регистра 48, т.е. "1" через один тактовый цикл Е ст снова появится на выходе Д1 и т.д. Блок 18 выдает управляющие сигналы считывания/ записи регистра 1 1, считывания регистров 12, 13, подключения блока 10 на прием/передачу, подключения элементов И-НЕ 60, 61 на передачу в зависимости от управляющих сигналов, формируемых блоком 17 и регистром 16.

Таким образом осуществляется обмен информацией между ЭВМ и ВУ в режиме прямого доступа в память. Триггер 47 будет сброшен в случае, если регистр 14 вырабатывает сигнал равенства " " или придет сигнал "Разрешение регенерации" от блока 8, который сбросит разряд регистра 16. Обмен информацией между ЭВМ и BY приостановится на время регенерации памяти.

Повторный запуск обмена информацией может быть осуществлен путем програмной записи разряда регистра 16.

После установления на выходе регистра 14 сигнала равенства " " блок 7 вырабатывает сигнал требования прерывания в ЭВМ. Далее производится стандартный цикл обмена сигналами между

ЭВМ и устройством (см. Фиг. 7).

Для проверки устройства ЭВМ зано4О сит в регистр 16 разряд тестирования, выход которого соединен с дополнительным управляющим входом коммутатора 1.

Таким образом, к входу. устройства подключается выход программно-доступного ЦАП 15. Задавая коды в ЦАП 15, ЭВМ проверяет данные, переданные .из

АЦП 5 в ячейки памяти в режиме регенерации. изобретения

1. Устройство для сопряжения ЭВМ с датчиками, содержащее коммутатор каналов, усилитель, буферный регистр, аналого-цифрЬвой преобразователь, блок управления выборкой, блок ввода, блок прямого доступа в память, три регистра, блок канальных приемопередатчиков, причем группа информа- .

142 цикл прерывания (см. Фиг. 7) . ЭВМ переходит на подпрограмму обслуживания прерывания * и обрабатывает данные, введенные ранее в режиме регенерации.

В периодах между циклами регенерации памяти устройство может осуществлять управление передачей данных между 3BN и другим внешним устройством в режиме прямого доступа в память. Для этого перед началом обмена

ЭВМ задает в регистр 12 начальный адрес оперативной памяти ЭВМ, в регистр

13 начальный адрес буферной памяти внешнего устройства, в регистр 14 ко- 15 личество передаваемых слов. Затем в регистр 16 записывает информацию об устанавливании направления обмена информацией между ЭВМ и ВУ, причем если разряд направления обмена равен

"1", то установлен режим "Вывод" для

ЭВМ. Далее ЭВМ через регистр 16 запускает блок 17. В этом режиме блок

17 работает следующим образом.

После записи в регистр 16, выход 25 которого шиной 42 соединен с входом запуска режима прямого доступа блока 17, выход триггера 46 установится в "1" и в магистраль 19 ЭВМ вырабатывается сигнал требования прямого до- З0 ступа "К ТПД Н". В ответ ЭВМ выставит сигнал "К ППД Н", который сбросит триггер 46 и установит триггер 47,. единичный уровень с выхода которого позволит проходить тактовой частоте

fш„д на синхровход регистра 48, в котором начнет сдвигаться "1". При записи "1" в Д1 установится триггер 49, выход которого подключен через шину

32 к входу блока 18. По этому сигналу блок 18 вырабатывает сигнал управ= ления считыванием регистра 12 или 1.3 в завис щости от того, установлен или нет триггер 52, .а также сигнал управления включением блока 10 на передачу. Запись "1" в Д2 регистра 48 устанавливает триггер 50 в "1", вырабатывая в магистраль сигнал "К СИА Н".

Запись "1" в ДЗ регистра 48 сбрасывает триггер 49 и вырабатывает сигнал 0 Ф о р м у л а изменения адреса для регистров 12, 13 и 14. Запись "1" в Д4 регистра 48 устанавливает триггер 51 в "1", выход которого шиной 32 соединен с, входом блока 18, который вырабатывает по этому сигналу управляющий сигнал для элемента И-НЕ 60, .формируя сигнал

"К ВВОД" в магистраль 19 ЭВМ и сигнал записи регистра 11. Запись "1"

1427375 ционных входов коммутатора каналов образует группу входов устройства для подключения к группе информационных выходов датчиков, группа входов-выходов логического условия бло5 ка прямого доступа в память образует группу входов-выходов устройства для подключения к группе управляющих и адресных входов-выходов ЭВМ, первая группа информационных входов-выходов блока канальных приемопередатчиков образует группу входов-выходов устройства для подключения к группе ,информационных входов-выходов ЭВМ, выход разрешения регенерации памяти блока ввода соединен с первым входом логического условия блока прямого доступа в память, с разрешающими вхо° дами блока управления выборкой и ком- 20 мутатора каналов, с установочным входом первого регистра и является выходом устройства для подключения к входу разрешения регенерации памяти ЭВМ, при этом информационный выход комму- 25 татора каналов соединен с информационным входом усилителя, информационный выход которого соединен с информационным входом буферного регистра, информационный выход которого соединен с информационным входом аналогоцифрового преобразователя, группа информационных выходов которого соединена с группой информационных входов блока памяти, группа адресных входов которого соединена с группой информационных входов блока прямого доступа в память, с группой управляющих входов коммутатора каналов и с группой адресных выходов блока вывода, тактовый выход которого соединен с синхровходом блока управления выборкой, счетный вход блока ввода соединен с первым тактовым выходом блока прямого доступа в память, выход считывания которого соединен с входом считывания блока памяти, вход записи которого соединен с установочным входом блока управления выборкой и с выходом готовности аналого-цифрового преобразователя, вход запуска которого соединен с выходом запуска блока управления выборкой, тактовый выход которого соединен с входом записи буферного регистра, группа выходов блока памяти соединена с второй группой информационных входов-выходов блока канальных приемопередатчиков, с группами информационных входоввыходов первого, второго, третьегорегистров, первый информационный выход первого регистра соединен с вторым входом логического условия блока прямого доступа. в память, второй тактовый выход которого соединен с синхровходами второго и третьего регистров, второй информационный выход первого регистра соединен с управляющим входом коммутатора каналов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейсТвия, в него введены дешифратор адреса, два регистра, цифроаналоговый преобразо-. ватель, блок управления и синхронизации, блок прерывания, причем первый вход логического условия блока управления и синхронизации, группа входов логического условия блока ввода,третий вход логического условия блока прямого доступа в память образуют группу выходов устройства для подключения к группе входов управления запуском регенерации памяти ЭВМ, группа входов-выходов логического условия блока прерывания образует группу входов-выходов устройства для подключения к группе управляющих входов-выходов ЭВМ, при этом группа информационных выходов блока памяти соединена с группой информационных входов дешифратора адреса, с группой информационных входов цифроаналогового преобразователя, с группами информационных входов-выходов четвертого и пятбго регистров, синхровход четвертого регистра соединен с вторым тактовым выходом блока прямого доступа в память, группы выходов и входов логического условия которого соединены соответственно с группой входов логи- . ческого условия и с первой группой выходов блока управления и синхронизации, вторая группа выходов которого соединена с первыми входами считывания-записи второго и .третьего регистров и с входом считывания-записи пятого регистра, информационный вы-. ход четвертого регистра соединен с четвертым входом логического условия блока прямого доступа в память и с тактовым входом блока прерывания, выход считывания блока прямого доступа в память соединен с вторым входом логического условия блока управления и синхронизации, выход которого соединен с управляющим входом блока . канальных приемопередатчиков первый

14273?5

10 выход дешифратора адреса соединен с первым, вторым, третьим входами считывания первого регистра и с третьим входом логического условия блока управления и синхронизации, четвертый вход логического условия которого соединен с входом считывания четвертого регистра и с вторым выходом дешифратора адреса, третий выход которого соединен с вторым входом записи-считывания второго регистра и с пятым входом логического условия блока управления и синхронизации, шестой вход логического условия которого, соединен с вторым входом записисчитывания третьего регистра и с четвертым выходом дешифратора адреса, пятый выход которого соединен с входом запуска цифроаналогового преобразователя, информационный выход которого соединен с информационным входом коммутатора каналов и является выходом устройства для подключения к информационным входам датчиков, третий информационный выход первого регистра соединен с седьмым входом логического условия блока управления и синхронизации.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок прямото доступа в память содержит сдвиговый регистр„ два канальных передатчика, шесть триггеров, канальный приемник, пять элементов И, два элемента ИЛИ, два элемента И-НЕ, причем первые входы первого и второго элементов И, первый, второй информационные входы канального приемника, группа информационных выходов первого канального передатчика, первый, второй, третий информационные выходы второго канального передатчика, выходы первого, второго элементов И-НЕ образуют группу входов-выходов логического условия блока, первые входы первого и второго элементов ИЛИ являются соответственно первым и вторым входами логического условия блока, второй вход первого элемента ИЛИ соединен с разрешающим входом первого триггера, с первым разрешающим входом первого канального передатчика, с первыми входами третьего,четвертого элементов И и является тре-. тьим входом логического условия блока, третий. вход первого элемента ИЛИ является четвертым входом логического условия блока, выход третьего эле10

4p íûé выход которого соединен с вторым информационным входом второго каналь15

55 мента И является первым тактовым выходом блока, первый выход сдвигового регистра соединен с нулевым входом второго триггера, с вторым входом третьего элемента И и является вторым тактовым входом блока, единичный выход второго триггера, соединенный с вторым разрешающим входом первого канального передатчика, единичный выход первого триггера и единичный выход третьего триггера, соединенный с первыми входами и.первого и второго элементов И-НЕ, образуют группу выходов логического условия блока, вторые входы первого и второго элементов И-НЕ образуют группу входов логического условия блока, группа информационных входов первого канального передатчика образует группу информационных входов блока, выход четвертого элемента И является выходом считывания блока, при этом в блоке прямого доступа в память первый информационный вход второго канального передатчика соединен с единичньы выходом четвертого триггера, синхровход которого соединен с выходом первого элемента И, второй вход которого соединен с нулевым выходом пятого триггера, синхровход которого соединен с первым информационным выходом канального приемника, вТорой информационный выход которого.соединен с вторым входом второго элемента

ИЛИ, выход которого соединен с информационным входом четвертого триггера, нулевой вход которого соединен с синхровходом пятого. триггера, единичного передатчика и с вторым входом второго элемента И, выход которого соединен с синхровходом сдвигового регистра, второй выход которого соединен с нулевым входом шестого триггера, с первым входом пятого элемента И и сосчетным.входом первого триггера, нулевой выход которого соединен с вторым входом пятого элемента

И, третий вход и выход которого соединены соответственно с выходом первого элемента ИЛИ и с нулевым входом пятого триггера, информационный вход которого подключен к шине единичного потенциала устройства, второй вход. четвертого элемента И соединен с нулевым выходом второго триггера, единичный вход которого соединен с тре14273 тьим выходом сдвигового регистра, четвертый выход которого соединен с единичным входом третьего триггера, нулевой вход которого соединен с пятым выходом сдвигового регистра, шес5 той выход которого соединен с управляющим входом сдвигового регистра, . седьмой выход которого соединен с единичным входом шестого триггера, 1О единичный выход которого соединен с третьим информационным входом второго канального передатчика.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок ввода содержит генератор тактовых импульсов, триггер, счетчик, элемент И-ИЛИ, причем первый и второй входы элемента

И-ИЛИ образуют группу входов логического условия блока, третий вход элемента И-ИЛИ является счетным входом блока, группа выходов счетчика образует группу адресных выходов

- блока, нулевой выход триггера соединен с установочным входом счетчика 2я и является выходом разрешения регеиерации памяти, первый синхровыход генератора тактовых импульсов соединен с четвертым входом элемента И-ИЛИ и является тактовым выходом блока, gp при этом в блоке ввода второй синхровыход генераторатактовых импульсов соединен с синхровходом триггера, единичный выход которого соединен с пятым входом элемента И-ИЛИ, выход которого соединен со счетным входом счетчика, выход переполнения соединен с нулевым входом триггера, информационный вход которого подключен к шине единичного потенциала устрой- 40 ства.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок прерывания содержит канальный приемник, канальный передатчик, два триггера, элемент ИЛИ, два элемента И-HE причем первый, второй, третий информационные входы канального приемника, аервый, второй, третий, четвертый информационные выходы канального 50

12 передатчика образуют группу входов- выходов логического условия блока, первый вход элемента ИЛИ является тактовым входом блока, при этом в блоке прерывания первый информационный выход канального приемника соединен с вторым входом элемента ИЛИ, выход которого соединен с синхровходом первого триггера, нулевой выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом первого элемента И-НЕ и с первым информационным входом канального передатчика, второй информационный вход которого соединен с выходом nepeoro элемента И-НЕ, второй вход которого соединен с первым входом второго элемента И-НЕ и с вторым информацион" ным выходом канального приемника, третий информационный выход которого соединен с синхровходом второго триггера, нулевой выход которого соединен с вторым входом второго элемента

И-НЕ, выход которого соединен с третьим, четвертым информационными входами канального передатчика и с нулевым входом первого триггера, информационный вход которого подключен к шине единичного потенциала устройства.

5. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления выборкой содержит два мультивибратора, триггер, элемент И-НЕ, причем первый и второй входц элемента И-НЕ являются сэответственно синхровходом и разрещающим входом блока, нулевой вход триггера является установочным входом блока, единичный выход триггера является выходом запуска блока, вы-. ход первого мультивибратора соединен с входом запуска второго мультивибратора и является тактовым выходом бло" ка, при этом в блоке- управления выборкой выход второго мультивибратора соединен с единичным входом триггера, выход элемента И-HE соединен с входом запуска первого мультивибратора.

1427375

МРЕ

КППР

7Р6

IQ

PEN

P. РЕГ

4ф

Р СС У

2l

РЕГ дУ

ЮОЧИ

КТПДН

КЯОД

ХНЫ60Д д0рис Данные Щи ew дрес Ионны

Т®

82

КРЕГН

РСГЯ

МППР6

ИВВОДН

ХТПРН фие. У

1427375

Фи.г. В

Редактор О.Спесивых

Заказ 4853/45

Тираж 704 Подписное

Производственно-полиграфическое, предприятие, г. Ужгород, ул. Проектная, 4

Р1Г

З9

Составитель С.Пестмал

Техред Л. Сердюкова Корректор С.Чернь

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5