Устройство для разделения коррелограмм

 

Изобретение относится к измерительной и вычислительной технике и может быть использовано .для измерения функции взаимной корреляции каждо Гз го из суммы случайных процессов, подвергнутых разным масштабно-временным искажениям. Цель изобретения - повышение быстродействия. Устройство со-- держит элементы НЕ 1, 2, коррелятор 3,, группы элементов И 4, 5, 29-37, элементы И 6-8, 38-40, группы элементов ИЛИ 9, 41-43, элементы ИЛИ 10, 44-46, блоки памяти 11, 26, триггеры 12, 13, счетчики 14-16, дешифратор 17, блок синхронизации 18, вычислительньш блок 19 вычисления сумм частных коррелограмм, блоки форсирования младших 20 и старших 21 адресов, коммутаторы младших 22, 23 и старших 24, 25 адресов, блок контроля четности р Ьд ю ел сд 00 -f

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5Н 4

ГОСУДАРСТБЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4222736/24-24

{22) 06.04.87 (46) 23.10.88. Бнл. N 39 (72) Ю.И.Кузьмин (53) 681 ° 3 (088.8) (56) Авторское свидетельство СССР

У 691866, кл. G 06 Р 15/336, 1977.

Авторское свидетельство СССР

Р 783799, кл. С Об Е 15/31 1979. (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ,ОРРЕЛОГРАММ (57) Изобретение относится к измери-, тельной и вычислительной технике и может быть использовано,для измерения функции взаимной корреляции каждо-,,.ЗК 1432558 А1 го из суммы случайных процессов, подвергнутых разным масштабно-временным искажениям. Цель изобретения — повышение быстродействия. Устройство содержит элементы НЕ 1, 2, коррелятор

3, группы элементов И 4, 5, 29-37, элементы И 6-8, 38-40, группы элементов ИЛИ 9, 41-43, элементы ИЛИ 10, 44-46, блоки памяти 11, 26, триггеры

12, 13, счетчики 14-16, дешифратор

17, блок синхронизации 18, вычислительный блок 19 вычисления сумм частных коррелограмм, блоки форсирования mapt : x 20 z старших 21 адресов, мутаторы младших 22, 23 и старших 24, 25 адресов, блок контроля четности р

1432558

27, элемент ИСКЛ!ЖЯОЩЕЕ ИЛИ 28. Уст-ройство позволяет вычислить результирующие коррелограммы по массиву, состоящему из частных коррелограмм, 1

Изобретение относится к измерительной и вычислительной техшпсе и может быть использовано для измерения функции взаимной корреляции каждого ,из суммы случайных процессов, подвергнутых разным масштабно-временным искажениям.

Цель изобретения — повышение быстродействия.

На фиг. 1 приведена структурная схема устройства для разделения коррелограмм, на фиг, 2 — структурная схема вычислительного блока; па фиг. 3 — структурная схема блока формирования.младших адресов, на фиг.4 структурная схема блока формирования старших адресов, па фиг. 5 — струк" турная .схема коммутатора старших адресов, на фиг. 6 — структурная схема коммутатора младших адресов, на фиг. 7 — направленный граф алгоритма вычисления отсчетов РК; на фиг. 8 временная диаграмма микроцикла работы устройства, на фиг. 9 - четыре таблицы, отражающие очередность обращаемости к ячейкам памяти первого и второго блоков памяти на каждом из четырех циклов.

Устройство состоит из первого и второго 2 элементов НЕ, коррелятора 3, первой 4 и седьмой 5 групп элементов И, пятого 6, первого 7 и шестого 8 элементов И, четвертой группы элементов ИЛИ 9, первого элемента

ИЛИ 10, второго блока 11 памяти, второго 12 и первого 13 триггеров, второго 14, третьего 15 и первого 16 счетчиков, дешифратора 17, блока 18 синхронизации, блока 19 вычисления сумм частных коррелограмм„ блока 20 формирования младших адресов, блока

21 формирования старших адресов, второго 22 и первого 23 коммутаторов младших адресов, второго 24 и первого 25 коммутаторов старших адресов,, используя для хранения массивов отсчетов частных и результирукицих коррелограмм один и тот же массив ячеек памяти, 2 з.п. ф-лы, 9 ил.

2 первого блока 26 памяти, блока 27 контроля четности, элемента ИСКЛЮЧЙОЩЕЕ ИЛИ 28, шестой 29, одиннадцатой 30, восьмой 31, девятой 32, деся5 той 33, пятой 34, третьей 35, четвертой 36 и второй 37 групп элементов

И, второго 38, четвертого 39 и третьего 40 элементов И, третьей 41, второй 42 и первой 43 групп элемен10 тов ИЛИ, четвертого 44, второго 45 и третьего 46 элементов ИЛИ.

Вычислительный блок, фиг.2 состо- ит из первого 47, второго 48 и третьего 49 регистров, первого 50 и вто"" рого 51 сумматоров.

Блок формирования младших адресов (фиг.3) состоит из мультиплексора 52, счетчика 53, группы элементов И 54 и сумматора 55.

Блок формирования старших адресов (фиг.4) состоит из группы мультиплексоров 56.

Коммутатор старших адресов (фиг.5) состоит из группы элементов И 57 и группы элементов ИЛИ 58.

Коммутатор младших адресов (фиг.6) состоит из первой 59 и второй 60 групп элементов И и группы элементов

ИЛИ 61.

30 Устройство работает следующим образом.

Сигналы Х(с) и 7() поступают соответственно на первый и второй информационные входы коррелятора 3. Ра35 бота коррелятора 3 синхронизируется импульсами, генерируемыми на первом выходе блока 18 синхронизации и выходе переполнения счетчика 14 так, что очередные отсчеты частных коррело40 грамм (ЧК), вычисленные в корреляторе 3, представленные М-разрядным двоичным кодом, поступают на первые вхо,ды И элементов И 4 первой группы в порядке, совпадающем с порядком сме45 ны состояний счетчика 14, 1432558

Начало работы устройства совпадает с моментом времени, когда счетчик

16 переходит в состояние "0" и на его выходе возникает импульс, устанав-5 ливающий триггер 13 в состояние "0".

В соответствии с этим элементы И 4 первой группы и элемент И 7 оказываются открытыми, а элементы И 5 и 29 седьмой и шестой групп и элементы 10

И 6, 8 и 40 оказываются закрытыми.

Это соответствует режиму записи отсчетов ЧК, вычисляемых коррелятором

3, в блоки 11 и 26 памяти. 11оявление каждого нового отсчета ЧК совпадает 15 с передним фронтом импульса, генерируемого на первом выходе блока 18 синхронизации. M-разрядный код очередного отсчета ЧК через группу 4 открытых элементов И поступает на 20 информационные входы блоков 11 и 26 памяти, причем, на вход блока 11 памяти через группу 9 элементов ИЛИ, а на вход блока 26 памяти — через группу 41 элементов ИЛИ. Запись этих отсчетов осуществляется либо в блок

11, либо в блок 26 памяти в зависимости от того, какой из элементов

И 38 или 39 в момент генерации указанного импульса открыт. Если открыт 30 элемент И 39, импульс генерируемый на первом выходе блока 18 синхронизации, поступает через элемент И 39 и элемент ИЛИ 45 на вход записи блока 11 памяти. Если открыт элемент

И 38, импульс поступает через элемент И 38 и элемент ИЛИ 46 на вход записи блока 26 памяти. Указанным импульсом и осуществляется запись очередного отсчета ЧК в соответст- 40 вующий блок памяти. Этим обеспечивается попеременная запись отсчетов ЧК в блоки 11 и 26 памяти по адресу, генерируемому на группах выходов коммутаторов младших и стаРших адресов. 45

В рассматриваемом режиме на адресные входы блоков формирования младших 20 и старших 21 адресов, а также входы дешифратора 17 с информационных выходов счетчика 16 поступает ну- б левой код, в соответствии с которым коды, генерируемые счетчиком 14 в качестве младшего адреса, а коды, генерируемые счетчиком 15 в качестве старшего адреса, поступают через блоки 20, 22 и 23 и блоки 21, 24 и 25 соответственно на адресные входы младших и старших адресов блоков 11 и 26 памяти без изменения. Таким образом, смена старшего адреса на адресных входах обоих блоков памяти в режиме записи отсчетов ЧК происходит после вычисления каждой второй от начала работы устройства ЧК. Вопрос р какой из блоков 11 или 26 записываются отсчеты очередной из пары подряд следующих ЧК решается посредством управления состоянием элементов И 38 и 39, осуществляемым с помощью элемента НЕ 2 и элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 28, входы которого подключены к выходу триггера 12 и выходу блока 27 контроля четности.

Схема контроля четности вырабатывает низкий потенциал, если сумма единиц на информационных выходах счетчика 15 четная, и высокий потенциал, если сумма упомянутых единиц нечетная. В элементе ИСКЛЮЧАКЩЕЕ ИЛИ происходит сравнение этого потенциала с выходным сигналом триггера 12, благодаря чему на его выходе вырабатывается низкий потенциал, когда сумма единиц на информационных выходах . счетчика 15 и триггера 12 четная, и высокий потенциал, если сумма единиц нечетная. Так как код, генерируемьпЪ триггером 12 и счетчиком 15, соответствует номеру ЧК, вычисленной корре- лятором 3 после начала работы устройства, получается, что в моменты времени, когда в корреляторе идет процесс вычисления отсчетов первой, четвертой, шестой, седьмой и т.д. ЧК, которым соответствует четная сумма единиц на информационных выходах счетчика 15 и триггера 12,оказывается открытым элемент И 39 и отсчеты упомянутых ЧК записываются в блок 11 памяти по адресам с нулевого по (Nq-1) é (Np — количество отсчетов в

ЧК) первой ЧК, с Nq-го по (2Nq -1)-й четвертой ЧК и т.д.

В моменты времени, когда в корреляторе 3 идет процесс вычисления отсчетов второй, третьей, пятой, восьмой и т.д. ЧК, которым соответствует нечетная сумма указанных единиц, оказывается открытым элемент И 38 и отсчеты ЧК записываются в блок 26 памяти по адресам с нулевого по (N4-1)-й второй ЧК, с N -ro no (2N -1)-й третьей ЧК и т,д. При этом

/ обеспечивается соответствие младшего адреса, которьп может принимать значения от 0 до (Nq 1) порядковому номеру отсчета очередной ЧК, старше1432558 го адреса, который может принимать значения от 0 до N порядковому номеру очередной пары подряд вычисленных

ЧК (N — количество частных коррело5 грамм) . Размещение каждой из ЧК указанной пары в блоке 11 или в блоке

26 рассмотрено вышее. Процесс записи отсчетов ЧК в блоки 11 и 26 памяти оканчивается синхронно с моментом времени, когда счетчик 15 переходит в состояние "0" и на его выходе возникает импульс, устанавливающий триггер 13 в состояние "1". При этом в блоках 11 и 26 памяти оказываются 15 записанными отсчеты N ЧК, измеренных

1 последовательно без разрывов во времени, коррелятором 3. Причем половину

N/2 ЧК вЂ” в блоке.11 и половину N/2

ЧК вЂ” в блоке 26. 20

В соответствии с новым состоянием

"1." триггера 13 элементы И 5 и 29 седьмой и шестой групп и элементы

И 6, 8 и 40 оказываются открытыми, а элементы И 4 первой группы и элемент 25

И 7 оказываются закрытыми. Это соответствует режиму расчета отсчетов ЧК.

В направленном графе алгоритма вычисления отсчетов РК (фиг.7) количество N ЧК принято равным шестнадцати,,30 тогда Nq равно четырем. Слева в круглых скобках приведены старшие адреса ячеек блока 11 памяти„ а в квадратных скобках — старшие адреса ячеек блока 26 памяти, по которым происходит запись отсчетов ЧК, получен- ных последовательно во времени и обозначенных индексами R» R4, Rg

R«H R„ соответственно нулевая, первая, вторая, ..., четырнадцатая и пятнадцатая ЧК (или их отсчеты) .

Справа индексами R(0), R(1), К(2),..., R(14), R(15) обозначены результирующие коррелограммы (PK) (или их отсчеты), моделирующие изменение за- 45 держки между входными сигналами за общее время Т = п N pt на нуль, один, два, ° ... четырнадцать, пятнадцать интервалов Dt соответственно. Иь обозначает операцию суммирования каждо50 го отсчета ниже расположенной коррелограммы с отсчетом выше расположенной коррелограммы с тем же аргументом. Ъ, W, W» W4, W, Wg, Wy, W обозначают операцию суммирования каждого отсчета ниже расположенной

55 коррелограммы, с отсчетом выше расположенной коррелограммы, аргумент которого отличается соответственно для

Wr на один, Wrr два, Иэ три, Мл четыре, Wy пять, Wg шесть, Wp семь, Wg восемь интервалов Q t . Корр елограммы, получаемые на каждом шаге суммирования отсчетов вьш е и ниже расположенных коррелограмм назовем промежуточными PK и обозначим индексом

R/1„, где 1 — количество интервалов

gt, на которое моделируется изменение задержки данной промежуточной PK

h — номер очередности ее получения в данном цикле работы устройства.

В первом цикле рассчитываются промежуточные коррелограммы с индексами от R(0) до R(1)y, во втором цикле от

R(0)y до R(3)y и т.д. В последнем цикле рассчитываются PK с индексами от К(0) до R(15) .

Операция суммирования одного из ,отсчетов ниже расположенной на фиг.7 коррелограммы с отсчетами выше расположенной коррелограммы осуществляется в пределах одного микроцикла (периода следования ичпульсов, генерируемых на первом выходе блока 18 синхронизации). В каждом микроцикле очередного цикла работы устройства иэ одного отсчета ниже расположенной на фиг. 7 коррелограммы и двух следующих подряд отсчетов выше расположенной одноименной коррелограммы, полученных в предыдущем цикле, получается по одному отсчету пары промежуточных PK одна иэ которых имитирует вдвое большее изменение задержки, а другая — вдвое большее плюс единица..

Например, пусть в произвольном микроцикле очередного цикла рассчитывается по одному отсчету коррелограмм с индексами R(1)q и К(1+1)t,. Тогда в качестве слагаемых используются отсчеты коррелограмм, полученных в предыдущем цикле работы устройства, с

1 1 индексами R(2)gg и R(2)p>,q Важной особенностью графа, изображенного на фиг. 7, является то, что в нем на всех этапах расчета обеспечиваются запись и хранение отсчетов пары промежуточнык коррелограмм в разные блоки памяти. Это допускает возможность одновременного обращения вычислителя к обоим блокам 11 и 26 памяти для одновременного вычисления одноименных отсчетов сразу двух промежуточных коррелограмм с индексами R(1)> и

В-(1+ 1)ь

1432558

В пределах одного микроцикла работы устройства в блоке 18 синхронизации в соответствии с тактовыми сигналами (фиг.8а) на его первом (фиг.8г) втором (фиг.8д) и третьем (фиг.8в) выходах вырабатываются импульсы.

Рассмотрим микроцикл работы уст.ройства (фиг.8), начиная с момента времени t, когда счетчик 14 обнуляется (фиг.8ж), а счетчик 15 переходит в очередное ь-e состояние. При этом в зависимости от кода, поступающего на адресные входы блока 20 формирования младших .адресов, перепад напряже- 15 ния, возникающий в момент времени на одном из группы информационных входов> может через мультиплексор 52 поступить на счетный вход счетчика

53, модифицируя его состояние на еди-20 ницу. Допустим, состояние счетчика

53 в момент времени t устанавливается равным N (фиг.8з) .

В рассматрйваемсм режиме на адресные входы блоков формировaíèÿ млад- 25 ших и старших адресов, а также входы дешифратора 17 и группы инфсрмационных выходов счетчика 16 поступает код, отличный от нулевого, в соответствии с которым коды, генерируемые счетчиками 14 и 15, в процессе прохождения через блоки 20, 22, 23 и блоки 21, 24, 25 претерпевают изменения. Изменяется от одного состояния счетчика .15 к другому и порядок соединения групп входов блока 19 с группами выходов блоков 11 и 26 и групп выходов блока 19 с группами входов блоков 11 и 26. Осуществляется последнее с помощью блока 27 контроля четности, элемента НЕ 1 и групп элементов И 30-37. Например, если на информационных выходах счетчика 15 в результате его перехода в очередное состояние образовался код с чет45 ной суммой единиц, на выходе блока

27 генерируется низкий, а на выходе элемента НЕ 1 высокий потенциал . В связи с этим элементы И групп 30, 32, 35 и 36 оказываются закрытыми, а элементы И групп 30, 33, 34 и 37 — открытыми Это значит, что группа выходов сумматора 51 через группу 30 открытых элементов И и группу 9 элементов ИЛИ оказывается подключенной к, группе информационных входов блока

11 памяти, группа 60 выходов сумматора 50 через группу 33 открытых элементов И и группу 41 элементов ИЛИ оказывается подключенной к группе информационных входов блока 26 памяти, группа 62 информационных входов регистра 47 через группу 34 открытых элементов И и группу элементов ИЛИ 42 оказывается подключенной к группе информационных выходов блока 11 памяти, группа информационных входов регистра 49 через группу 37 открытых элементов И и группу элементов ИЛИ 43 оказывается подключенной к группе информационных выходов блока 26 памяти. Это значит, что при таком состоянии счетчика 15 в качестве ниже расположенной на фиг, 7 промежуточной ксррелограммы, вычисленной в предыдущем цикле, используется коррелограмма, размещенная в блоке 26 памяти, а в качестве вьплераспслсженной на фиг. 7 одноименной промежуточной ксррелограммы используется коррелограмма, размещенчая в блоке 11 памяти. Старшие адреса этих коррелограмм устанавливаются на группах выходов коммутаторов 25 и 24. Младшие адреса этих ксррелсграмм устанавливаются на группах выходов коммутаторов 23 и 22.

При рассматриваемом состоянии счетчика 15 с выхода блока 27 кснтроля четности на первый первого и второй второго управляющие входы коммутаторов 22 и 23 соответственно поступает низкий потенциал. благодаря чему элементы И 59 первого и элемен1ты И 60 второ-о коммутаторов младших адресов оказываются закрытыми, В то же время, с выхода элемента НЕ 1 на второй первого и первый второго управляющие входы соответственно коммутаторов 22 и 23 поступает высокий потенциал, благодаря чему элементы

И 60 первого и элементь1 И 59 второго коммута.:оров 22 и 23 оказываются открытыми. В связи с этим через группу

60 элементов И и группу 61 элементов

ИЛИ коммутатора 2? »а группу младших адресных входов блокz 11 памяти поступает код, формируемый в блоке 20 формирования младших адресов, а через группу 59 элементов И и группу 61 элементов ИЛИ коммутатора 23 на группу младших адресных входов блока 26 памяти поступает код, генерируеььп на группе информационных.выходов счетчика 14.

Рассмотрим очередность смены младших адресов на выходе блока 20 форми1432558 рования младших адресов в пределах рассматриваемого микроцикла работы устройства.

На дополнительном информационном входе и выходе разрешения блока 20 в интервале времени ty-t4 (фиг.8) генерируется нулевой потенциал. Элементы

И 54 (фиг.3) закрыты и в качестве младшего адреса на вьмоде блока 20 . 10 генерируется код состояния счетчика

14, который без изменения проходит через сумматор 55. Сигналы, генерируемые на втором и третьем выходах блока 18, объединяются в элементе

ИЛИ 44. В результате,.в интервале времени С1 -ty на входе разрешения блока 20 генерируется высокий потен-, циал, открывающии, элементы И 54.

Благодаря этому, в сумматоре 55 в этсм интервале времени суммируются коды счетчиков 14 и 53, а в интервале времени t -t, когда с второго выхода блока 18 на вход переноса сумматора 55 также поступает высокий 25 потенциал (фиг,8г), к ним добавляется еще единица.

В соответствии с рассматриваемым состоянием счетчика 15 (он переходит в состояние, когда сумма единиц на его информационных выходах четная), а с ним и состояниями блоков 20-25 и 27 групп с 30 по 37 элементов И, а также выше рассмотренной очередностью смены адресов на группе выходов блока 20 работа устройства в пределах35 микроцикла осуществляется следующим образом.

В интервале времени t -tran на информационных выходах блока 11 памяти генерируется М-разрядный двоичный код (0+N )-ro отсчета выше расположенной на фиг ° 7 1-й промежуточной

PK. Задним фронтом импульса (фиг,8и, момент времени tq), генерируемого в этом интервале времени на выходе

45 элемента ИЛИ 44, этот код записывается в регистр 47 (фиг.2) третьего слагаемого.

В интервале времени t<-tg на ипформационных выходах блока 11 памяти генерируется M-разрядный двоичый кад (0+N +1)-го отсчета вьппе расположенной на фиг. 7 1-й промежуточной РК.

На информационных выходах блока 26 памяти в этом же интервале времени генерируется И-разрядньп двоичный код нулевого отсчета ниже расположенной на фиг. 7 1-й промежуточной РК.

Задним фронтом импульса (фиг.8и, момент времени Г ), генерируемого в этом интервале времени на вьмоде элемента ИЛИ 44, код, хранившийся в регистре 47, переписывается в регистр

48, код, генерируемый на выходе блока 11 памяти, записывается в регистр

47, код, генерируемый на выходе блока 26 памяти, записывается в регистр 49.

В интервале времени t -t4 результат сложения кодов регистров 48 и 49» возникающий на группе выходов сумматора 51 (фиг.2), поступает через группу И открытьм элементов И 5, группу М открытых элементов И 30 и группу И элементов ИЛИ 9 на группу информационных входов блока 11 памяти. В этом же интервале времени результат сложения кодов регистров 49 и 47, возникающий на группе выходов суьЫатора 50, поступает через группу

М открытых элементов И 29, группу

M открытьм элементов И 33 и группу

M элементов ИЛИ 41 на группу информационных.входов блока 26 памяти. Им- пульсом (фиг.8д), генерируемым в этоминтервале временина выходах элементов ИЛИ 45 и 46, упомянутые результаты сложения записываются: первый — в блок 11 памяти на место нулевого отсчета выше расположенной на фиг. 7 1-й промежуточной РК, второй — в блок 26 памяти на место нуле" вого отсчета ниже расположенной на фиг. 7 1-й промежуточной РК, упомянутые отсчеты которых уже не нужны для дальнейших расчетов.

Когда счетчик 15 находится в состоянии, при котором сумма единиц на его информационных вьмодах нечетная, открытыми оказываются группы 31, 32, 33 и Зб элементов И, а группы 30, 33, 34 H 37 элементов И вЂ” закрытыми. Блоки 11 и 26 памяти в своем взаимодействии с вычислительным блоком 19 меняются местами. Из блока 26 памяти вызываются отсчеты расположенной выше на фиг. 7 промежуточной РК, а из блока 11 памяти — ниже расположенной одноименной ГК. Коммутатор 23 посту;пает на группу младших адресньм входов блока 26 памяти код, формируемый в блоке 20 формирования младших адресов. Коммутатор 22 пропускает на группу мпадшнх адресных входов блока

11 памяти код, генерируемый на группе информационных выходов счетчика

1432558!

14. В остальном, в пределах микроцикла, работа устройства протекает ана,логично рассмотренной.

Интервал времени, равный периоду следования выходных импульсов счетчика 15oназовем циклом работы устройства ° Количество циклов работы устройства в рассматриваемом режиме равно log N Если количество исходных

10 частных коррелограмм равно шестнадцати (фиг.7), то количество циклов работы устройства равно четырем.

Четыре таблицы (в соответствии с количеством циклов) отражают очеред15 ность обращаемости к ячейкам памяти первого 11 и второго 26 блоков памяти на каждом из четырех циклов работы устройства (фиг.9) . Римскими цифрами I-IV над таблицами обозначены

20 номера циклов, к которым эти таблицы относятся. В этих таблицах столбик

Сч.15 отражает состояние счетчика 15, столбик БП вЂ” номер блока памяти, к которому относится строка, находящая-25 ся в таблице справа от него и несущая информацию о коде, генерируемом на его старших адресных входах при данном состоянии счетчика 1,5.Столбики

Вых. К.С.А. отображают состояния вы30 ходов соответствующего коммутатора старших адресов (если слева находится номер блока 11 памяти, то строка относится к коммутатору 24, если слева номер блока 26 памяти, то строка относится к коммутатору 25). В столб35 це ПР.РК изображены индексы промежуточных PK R(e) h, отсчеты которых записываются по данному старшему адресу блока памяти, номер которого находится слева в этой строке таблицы.

В течение первого цикла на входы управления режимом блока 20 и 21 и дешифратора 17 из счетчика 16 поступает нулевой код, при котором на

45 всех выходах дешифратора 17, кроме нулевого, вырабатывается низкий потенциал. Благодаря этому (N -1) элементов И 57 обоих коммутаторов старших адресов оказываются закрытыми.

:В свою очередь мультиплексоры 56 при

50 нулевом коде на адресных входах блока 21 передают на выходы информацию, поступающую на их первые входы, которая без изменений поступает через группы 58 элементов ИЛИ коммутаторов старших адресов на их выходы. Как видно из таблицы 1 (фиг.8), код ,Вых.К.С.А. в этом случае полностью совпадает с кодом, поступающим на информационные входы блока 21 ° Мультиплексор 58 блока 20 в рассматриваемом цикле также передает на его выход или на счетный вход счетчика 59 информацию, поступающую на его первый вход.

Так как эта информация равна нулю,состояние счетчика 59 в рассматриваемом цикле не меняется и все время равно нулю. В связи с этим в каждом микроцикле первого цикла работы устройства отсчеты ниже расположенной коррелограммы складываются с отсчетами выше расположенной коррелограммы либо без сдвига (получаются промежуточные

РК с индексом Р(0)), либо со сдвигом на единицу (получаются отсчеты промежуточных РК с индексом Р(1)) .

В течение второго цикла на адресные входы блоков 20 и 2 1 и дешифратора 17 из счетчика 16 поступает код, равный единице, при котором на единичном выходе дешифратора 17 выраба" тывается высокий потенциал, открывающий первый из группы 57 элементов И, на второй вход которого в коммутаторе 24 поступает сигнал с выхода блока 27 контроля четности, а в коммутаторе 25 — с выхода элемента НЕ 1.

Мультиплексоры 56 и 52 при единичном коде на группе адресных входов блоков 21 и 20 передают на выходы информацию, поступающую на их вторые информационные входы. Код на информационных выходах блока 21 в этом случае представляет собой перестановку разрядов кода, поступающего на инфор мационные входы блока 21. А именно первый разряд на место второго, второй — третьего, ..., предпоследний— последнего. На выход первого передается во втором цикле нулевой потенциал. Преобразованный описанным способом код с выхода блока 21 через элементы ИЛИ 58 коммутаторов 24 и 25 старших адресов поступает на их выходы, только в коммутаторах 24 нулевой код первого разряда в первом элементе ИЛИ 58 заменяется кодом, генерируемым в этот момент времени на выходе блока 27, а в коммутаторе 25 нулевой код первого разряда в первом элементе ИЛИ 58 заменяется кодом, генерируемым в этот момент времени на выходе элемента HE 1.

Как видно из таблицы II, такой способ формирования старших адресов способствует тому, что первую поло14

13

1432558 вину второго цикла из блоков памяти

11 и 26 в вычислительный блок 19 попарно вызываются отсчеты промежуточных PK с индексом 0 )R(0)j, а вторую половину — с индексом один (К(1)) .

На второй вход мультиплексора 52 поступает выход предпоследнего разряда счетчика 15, отрицательный перепад напряжения на котором происходит 10 как раэ посредине второго цикла. Поэтому первую половину второго цикла в счетчике 53 сохраняется нулевое состояние, а вторую половину — единичное состояние. Первую половину в 15 блоке 20 происходит сдвиг адресов сумсуммируемых отсчетов выше расположенных на фиг. 7. коррелограмм на ноль и один интервал Qt в результате чего получаются промежуточные PK с индек- 20 сом "0" и "1" соответственно К(0) и

К(1). Вторую половину второго цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов, выше расположенных иа фиг. 7 выше соответствующих 25 коррелограмм на один и два интервала 6t в результате чего получаются промежуточные PK с индексом два и три соответственно R(2) и R(3).

В течение третьего цикла на адрес- 3р ные входы управления режимом блоков

20 и 21 и дешнфратора 17 из счетчика

16 поступает код, равныи двум, при котором на выходе два дешифратора 17 вырабатывается высокий потенциал„ открывающий второй из группы 57 элементов И. Мультиплексоры 56 и 52 при коде два на группе информационных входов блоков 21 и 20 передают на выходы информацию, поступающую на их третьи входы, Код иа информационных выходах блока 21 в этом случае представляет перестановку разрядов кода, поступающего на его информационные входы в порядке — первый разряд на место третьего, второй — четвертого, предпоследний на место первого.

Нулевой потенциал в третьем цикле передается »а выход второго мультиплексора 56. При этом нулевые коды уже вторых разрядов заменяются в коммутаторе 24 кодом, генерируемым на выходе блока 27, а в коммутаторе 25 кодом, генерируемым на выходе элемента HE 1.

Как видно из таблицы ЕЕЕ, в первую четверть третьего цикла из блоков 11 и 26 памяти в вычислительный блок 19 попарно вызываются отсчеты промежуточных PK с индексом ноль

R(0), вторую четверть — с индексом один К(1), третью четверть — с индексом два R(2), четвертую четверть— с индексом три R(3). На третий вход мультиплексора 52 по< тупает выход третьего от конца разряда счетчика

15, отрицательный перепад напряжения на котором происходит три раза каждый раз через четверть длительности цикла. В результате первую четверть третьего цикла счетчик 53 находится в состоянии ноль, вторую— один, третью. — два, четвертую — три.

Первую четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов на ноль и один интервал Dt, в результате чего получаются промежуточные PK с индексом ноль и единица соответственно R(0} и К(1). Вторую четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов на один и два интервала Dt, в 1 езультате чего получаются. промежуточные PK с индексом два и три соответственно R(2) и

R(3). Третью четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов промежуточных

PK с индексом R(2) на два и три интервала, в результате чего получаются промежуточные PK с индексом четыре и пять соответственно К(4) и

К(5) . Четвертую четверть третьего цикла в блоке 20 происходит сдвиг адресов суммируемых отсчетов промежуточных коррелограмм с индексом R(3) на три и четыре интервала ДС, в результате чего получаются промежуточные РК с индексом шесть и семь соответственно R(6) и К(7) .

Последуницие циклы работы устройства протекают аналогичным образом.

Каждая смена состояния счетчика 16 режимов вызывает новую перестановку старших адресов, формируемых блоком

21, и коммутацию выходов блоков 27 и 1 на место следующего более старшего разряда в коммутаторах 24 и 25 по описанному принципу. На вход счетчика 53 через мультиплексор 52 коммутируется следующий, более, младший разряд счетчика 15. Количество моделируемых законов изменения задержки удваивается, пока в последнем цикле не будут вычислены все N результирующие коррелограмм, моделирующих N законов изменения задержки.

1432558

Формула изобретения

1. Устройство для разделения коррелограмм, содержащее коррелятор, 5 шесть групп элементов И, две группы элементов ИЛИ, два блока памяти, первый элемент И, три счетчика, два триггера, дешифратор и блок синхронизации, причем первый и второй информационные входы коррелятора являются соответственно первым и вторым информационными входами устройства, первый выход блока синхронизации соединен с входом синхронизации коррелятора, выход которого соединен с первыми входами элементов И пеРвой группы, информационные выходы первого и второго блоков памяти подключены соответственно к первым входам элементов

И второй и третьей групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ

1первой группы, выходы элементов И четвертой и пятой групп подключены 5 соответственно к первым и вторым входам элементов ИЛИ второй группы, выход переполнения первого счетчика соединен с входом сброса первого триггера, инверсный выход которого соединен с первым входом первого элемента И, отличающееся тем, что, с целью повышения быстродейст, вия, в него введены блок вычисления сумм частных коррелограмм, содержащий три регистра и два сумматора, блок формирования старших адресов, блок формирования младших адресов, блок контроля четности, два коммутатора старших адресов, два коммутатора младших адресов, второй триггер, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ, два элемента НЕ, пять групп элементов И, две группы элементов ИЛИ, четыре элемента ИЛИ и пять элементов И, причем первый выход блока синхронизации соединен с первыми входами второго, третьего и четвертого элементов И и счетным входом второго счетчика, выход переполнения которого подключен к входу сброса коррелятора, входу запуска блока синхронизации, первому входу пятого элемента И и счетному входу второго триггера, выход которого соединен с -первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ и с вторым входом первого элемента И, выход которого соединен с первым входом первого элеI мента ИЛИ, второй вход которого соединен с выходом пятого элемента И, выход первого элемента ИЛИ соединен с Ng-и разрядом (N = log N, N — число частных коррелограмм) входы сдвига адресов блока формирования младших адресов и счетным входом третьего счетчика, выход переполнения которого соединен с первым входом шестого элемента И, входом сброса блока формирования младших адресов и установочным входом первого триггера, инверсный выход которого соединен с вторыми входами элементов И первой группы, а прямой — с вторым входом третьего элемента И, первыми входами элемента И шестой и седьмой групп, вторым входом пятого элемента И и вторым входом шестого элемента И, выход которого соединен со счетными входом первого счетчика, информационный выход которого соединен с адресными входами блока формирования младше< адресов и блока формирования старших адресов и информационным входом дешифратора, выход которого подключен к первым входам управления режимом первого и второго коммутаторов старших адресов, выходы которых соединены с адресными входами старших разрядов соответственно перво-!

ro и второго блоков памяти, группа информационных выходов второго счетчика подключена к первым группам информационных входов первого и второго коммутаторов младших разрядов и первой группе информационных входов блока формирования младших адресов, группа информационных выходов с первого по (Ng-2)-й третьего счетчика соединен с группой входов сдвига адресов с (Ng-1)-го по второй блока формирования младших адресов, с груп- пой информационных входов с первого по (N -2) -й блока формирования старших адресов и группой (Ng-2)-х информационных входов блока контроля четности, выход которого соединен с вторыми входами элементов И третьей группы, первыми входами элементов И четвертой группы, восьмой и девятой групп, с вторым входом управления режимом второго коммутатора старших адресов, с первым и вторым входами управления режимом соответственно второго и первого коммутаторов младших адресов, с входом первого элемента НЕ и с вторым входом элемента

ИСКЛ!ОЧАКИ1ЕЕ ИЛИ, выход которого под17

1ч 32558 ключен к второму входу второго элемента И и через второй элемент HE к второму входу четвертого элемента

И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу записи второго блока памяти, а второй вход соединен с выходом третьего элемента

И и первым входом третьего элемента

; ИЛИ, второй вход которого подключен

: к выходу второго элемента И, а выход, соединен с входом записи первого блока памяти, (Ng-1)-й информационный выход третьего счетчика соединен с l(Ng-1)-ми информационными входами ! блока контроля четности и блока фор1 . мирования старших адресов, выход ко. :торого подключен к информационным

; входам первого и второго коммутаторов 2п старших адресов, выход первого эле- мента НЕ соединен с вторым входом . управления режимом первого коммутатора старших адресов, с вторым и первым входами управления режимом соот- 25 ветственно второго и первого коммута, торов младших адресов, вторыми входами элементов И второй группы, первыми входами элементов И пятой группы, десятой и одиннадцатой групп, выходы элементов И первой группы подключены к первым входам элементов ИЛИ третьей и четвертой групп, выходы которых соединены с информационными входами соответственно первого и второго блоков памяти, группа информационных выходов первого блока памяти подклю,чена к вторым входам элементов И четвертой группы, группа информационных выходов второго блока памяти соеди40 иена с вторыми входами элементов И пятой группы, второй выход блока синхронизации соединен с вторым информационным входом блока формирования младших адресов и первым входом

45 четвертого элемента ИЛИ, второй вход которого соединен с третьим выходом блока синхронизации, а выход — с входом управления режимом блока формирования млацших адресов, группа выходов которого соединена с группами вторых информационных входов первого и второго коммутаторов младших разрядов, выходы которых подключены к адресным входам младших разрядов соответственно первого и второго блоков памяти, выход четвертого элемен-, та ИЛИ соединен с тактовыми входами первого, второго и третьего регистров блока вычисления сумм частных коррелограмм, в блоке вычисления сумм частных коррелограмм выход первого регистра соединен с первыми входами первого сумматора и информационньии входами второго регистра, выход которого соединен с первым входом второго сумматора, выход третьего регистра соединен с вторыми входами первоro и второго сумматоров, выход элементов ИЛИ первой группы соединен с информационным входом третьего регистра блока вычисления сумм частных коррелограмм, выход элементов ИЛИ второй группы поключен к информационному входу первого регистра блока вычисления сумм частных коррелограмм, группа выходов первого сумматора, блока вычисления сумм частных коррелограмм соединена с вторыми входами элементов И шестой группы, выходы которых подключены к вторым входам элементов И девятой и десятой групп, группа выходов второго сумматора блока вычисления сумм частных коррелограмм подключена к вторым входам элементов И седьмой группы, выходы которых соединены с вторыми входами элементов И восьмой и одиннадцатой групп, выходы элементов И восьмой и девятой групп соединены с вторыми входами элементов ИЛИ соответственно третьей и четвертой групп, выходы элементов И десятой и одиннадцатой групп соединены с третьими входами элементов ИЛИ соответственно третьей и четвертой групп.

2. Устройство по и .1, о т л и— ч а ю щ е е с я тем, что блок формирования младших адресов содержит мультиплексор, счетчик, группу элементов И и сумматор, причем адресные входы мультиплексора являются адресныьш входами блока, а информацион- ные входы мультиплексора являются группой входов сдвига адресов блока, первый разряд информационного входа мультиплексора соединен с шиной нулевого потенциала, вьгход мультиплексора соединен со счетным входом счетчика, вход сброса которого является установочным входом блока, разрядные выходы счетчика подключены к первым вхоцам элементов И группы, вторые входы которых соединены и являются входом управления режимом блока, выходы элементов И группы подключены к первой группе входов сумматора, вто-, 19 1432 рая группа которого является первым информационным входом блока, вход переноса сумматора является вторым информационным входом блока, а выход сумматора является выходом блока.

3. Устройство по и. i о т л и— ч а ю щ е е с я тем, что блок формирования старших адресов содержит r группу N<-1 мультиплексоров Ha N 10 канала каждый, причем адресные входы мультиплексора являются адресными входами блока, (q+1)-й информацион558 20 нйй вход q-го мультиплексора подключен к шине нулевого потенциала, ин-, формационные входы с первого по q-й

q-ro мультиплексора подключены соответственно с q-го по первый к информационным входам блока, а информационные входы с (q+2)-го по N -й q-го мультиплексора, кроме (Nq-1)-го мультиплексора, подключены к (N<-q-1)-му информационному входу блока, выходы мультиплексора являются выходами блока.

1432558

7432558 (0) (7Z> (ц) (70) (2) (7Ч) (5) ак

f0)R7 (1)КЗ

t>)s, (2) Кз (2) нч (З2 "б (3)я7 (4) 8> (4 в (б)К

Р)я» (б) Кц

Инз (7) Я (71 Rl

Фиг.7

Я(!7) В(75) К(7) 1432558

1432558

Со тавитель E.Õóðòèí

Техред М.Дидык

Корректор М.Пожо

Редактор А.Шандор

Заказ 5444/44

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4