Адаптивный корректор сигнала

 

Изобретение относится к электросвязи . Цель изобретения - повьпиение помехоустойчивости. Корректор содержит фильтр 1, линию задержки 2, группы умножителей 3, 7, 8, 14, 15, 18, сумматоры 4, 19, 21, компаратор 5, вычитатель 6, группы сумматоров 9, 12,группы элементов памяти 10 11, 13,17, группу вычитателей 16, умножитель 20, элементы памяти 22-24, блок анализа 25 и элем ент ШШ 26. Входной сигнал в виде последовательности дискретных отсчетов поступает на вход фильтра 1, на выходе которого формируется оценка переданного сигнала. Эта оценка сравнивается в компараторе (5 с его пороговыми уровнями, и на выходе вырабатывается решение. Если вероятность о шибки шения мала, то на выходе вычитателя 6 формируется ошибка фильтрации, и вектор параметров фильтра 1 оптимизируется в соответствии с заданным алгоритмом. 2 ил.. i (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (д) 4 Н 03 К 21/00

3Cr «. g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, ц

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

%+ "ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 4209252/24-09 (22) 10 ° 03.87 (46) 23.10.88. Бюл. У. 39 (71) Ленинградский электротехнический институт связи им. проф. М.А. БончБруевича (72) N.Ю. Буянин, A.Б. Волчков, С.А. Курицын и И.F.. Сосновский (53) 621.394.44(088.8) (56) Куреши П.У.Х. Адаптивная коррекция. ТИИЭР, 1985, т. 73, М 9, с. 549. (54) АДАПТИВНЫЙ КОРРЕКТОР СИГНАЛА (57) Изобретение относится к электрос вя зи . Цел ь из обр ет ения — п овышение помехоустойчивости. Корректор содержит фильтр 1, линию задержки 2, группы умножителей 3, 7, 8, 14, 15, 18, . SU„„1432730 А1 сумматоры 4, 19» компаратор 5, вычитатель 6, группы сумматоров 9, 12, группы элементов памяти 10, 11, 13, 17, группу вычитателей 16, умножитель 20, элементы памяти 22-24,. блок анализа 25 и элемент ИЛИ 26.

Входной сигнал в виде последовательности дискретных отсчетов поступает на вход фильтра 1, на выходе которого формируется оценка переданного сигнала. Эта оценка сравнивается в компараторе 5 с его пороговым уро- внями, и на выходе вырабатывается решение. Если вероятность ошибки ре шения мала, то на выходе вычитателя

6 формируется ошибка фильтрации, и вектор параметров фильтра оптимизируется в соответствии с заданнъ1м алгоритмом. 2 ил.

С:

1432730 (1) 55

a(i) = С,.Y(i) n .

В компараторе 5 оценка a(i) сравнивается с пороговыми уровнями и на! ! Изобретение относится к электро-!

: связи и может быть использовано в системах передачи данных для коррекции линейных искажений сигналов.

Цель изобретения — повышение помехоустойчивости адаптивного корректора сигнала.

На фиг. 1 приведена структурная схема адаптивного корректора сигнала; 1 на фиг. 2 - блок анализа.

Адаптивный корректор сигналов содержит фильтр 1, линию 2 задержки,, первую группу умножителей 3.1-3.N, .,первый сумматор 4, компаратор 5, вы, читатель 6, вторую 7.1-7.N и третью

8.1-8.N группы умножителей, первую группу сумматоров 9.1-9.N, первую

10. 1-10. N и вторую 1 1. 1-11 . N группы элементов памяти, вторую группу сумматоров. 12, 1-12,N третью группу элементов 13.1-13.N памяти, четвертую

14. 1-14, N и пятую 15. 1-15. N группы умножителей, группу вычитателей 6. 116.N, четвертую группу элементов 25

17.1-17.N памяти, шестую группу умножителей 18.1-18.N второй сумматор

19, умножитель 20, третий сумматор

21, первый 22, второй 23 и третий 24 элементы памяти, блок 25 анализа и 30 элемент ИЛИ 26.

Блок 25 анализа содержит блоки

27.1-27.N сравнения. Первый элемент памяти содержит D-триггеры 28.1-28.P и элементы ИЛИ 29.1-29.Р-2.

Адаптивный корректор сигнала работает следующим образом.

Входной сигнал в виде последовательности дискретных отсчетов у() поступает на вход фильтра 1. Совокуп- 40 ность сигналов на входе и выходах линии 2 задержки образуют вектор Y(i) .

С выхода и отводов линии 2 задержки через первую группу умножителей 3.1З.N сигналы поступают на входы пер- -45 вого сумматора 4. На вторые входы первой группы умножителей 3.1;З.N подаются сигналы с первой группы элементов 10. 1-10.N памяти, совокупность которых образует вектор C(i) регулируемых параметров адаптивного корректора-сигнала. На выходе первого сумматора 4 формируется оценка переданного сигнала (а;) выходе вырабатывается решение a(i) .

Если вероятность ошибки решения мала, то можно считать, что

a(i) = а (з.) ° (2)

Тогда на выходе вычитателя 6 формируется ошибка фильтрации

Е(з.) = a(i) — С (i) У(з.). (3)

Вектор параметров фильтра 1 C(i) оптимизируется в соответствии с алгоритмом

C(i+1} = C(i)+ р(i}E(i)Y(i) . (4)

Произведение E(i) Y(i) вычисляется во второй группе умножителей 7.1-7.N, затем результат умножается на шаг адаптации j(i) в третьей группе умножителей 8.1-8.N. !() хранится в первом элементе 22 памяти. Он определяет скорость сходимости алгоритма (4) и остаточный шум адаптации.. () должно находиться в определ<уных границах

0 . (p < t/U (N+1) (5)

Для предотвращения выхода P(i) иэ этих границ введенблок 25аналиэа, в кото" ром р(ь+1) сравнивается с определен-ным опорным значением. Если (+1) меньше его, то оно записывается в первый элемент 22 памяти, если больше, то первый элемент 22 памяти через вход сброса сбрасывается в начальное положение !(0). Опорное значение в блоке

25 анализа целесообразно выбрать равным P(0). При !(+1) меньше нуля первый элемент 22 памяти сбрасывается в "нулевое" положение.

Перед началом работы шаг адаптации (О) устанавливается равным

Ф0) = 1IU (N+1), (6) а дальнейшее его изменение происходит с помощью автоматического регулятора шага адаптации. Регулятор шага адаптации работает в соответствии с алгоритмом

f4(1+1) = p(1)+ QE(1)Y (1)R(1) (7)

R(i) (1-РИЩ 3 R(i1-1)+E(i-1) Ypi-1) (8) где

dC(i) Ri = — ——

1432730

30 (9) R(i-1) — R/i-1) У, (i) который записывается в четвертую группу элементов 17.1-17 ° N памяти.

После этого этапа работы ошибка фильтрации F.(i) во второй группе 7.17.N умножителей умножается на вектор

Y(i), результат в третьей группе умножителей 8.1-8.N умножается на шаг адаптации y(i) . В первой группе сум- 40 маторов 9.1-9.N вектор p(i)Е(1.)У(з.) складывается со "старым" вектором параметров адаптивного фильтра C(i), хранящимся в первой группе элементов

10.1-10.N памяти. Результатом являет- 45 ся "новый" вект-ор регулируемых параметров C(i+1), обновляющий содержимое первой группы элементов 10.1-10.N памяти. Одновременно содержимое второй группы элементов 11.1-11.Nпамяти,,50 представляющее собой вектор E(i-1) х

xY(i-1), складывается во второй группе сумматоров 12.1-12.N с вектором, хранящимся в четвертой группе элементов

17.1-17 ° N памяти. Результатом является новый вектор R(i), который записывается в третью группу элементов

13.1-13.N памяти и одновременно умножается в шестой группе умножителей

При поступлении на вход адаптивного корректора сигналов отсчета сигнала y(i) происходит следующий цикл работы.

На отводах линии 2 задержки формируется новый вектор Y(i), который умножается на вектор параметров C(i) в первой группе умножителей 3.1-3.N, результаты складываются в первом сум- 10 маторе 4, на выходе которого возникает оценка a(i) переданного сигнала, л затем на выходе компаратора 5 формируется решение a(i), из которого в л вычитателе 6 вычитается оценка а(), 15 и на. выходе вычитателя 6 возникает ошибка фильтрации F(i) . Одновременно с этим содержимое третьей группы элементов 13, 1-13. N памяти, представляющее собой вектор. R(i-1), сначала в 20 четвертой группе умножителей 14.1—

14.N умножается íà U, хранящейся в третьем элементе 24 памяти. Результат в пятой группе умножителей 15.115.N умножается на p(i), хранящийся 25 в первом элементе 22 памяти. После этого на выходе группы вычитателей

t6. 1-16.N формируется результирующий вектор, равный

18. 1 — 18. N на вектор F.(i) Y(i) . Ha выходе второго сумматора 19 формируется результат скалярного произведения двух векторов R(i) и F(i)Y(i), который в умножителе 20 умножается на число у, хранящееся но втором элементе 23 памяти и определяющее сходимость алгоритма регулятора шага адаптации. В третьем сумматоре 21 происходит суммирование "старогон р (1) шага адаптации и поправки у F(i) Y (i) Ri. Новое" значение р Я) анализируется в блоке 25 анализа, и если оно удовлетворяет условию (5), то записывается в первый элемент 22 памяти. Если

pi(i+1) выходит за допустимые границы, то первый элемент 22 памяти сбрасывается или в "нулевое", или в начальное положение. Нулевое" положение соответствует или p(i+1) = 0 или малому числу, близкому нулю.

При поступлении на вход адаптивного корректора сигналов нового отсчета y(i) цикл повторяется.

Перед началом работы адаптивного корректора сигнала в первый элемент

22 памяти импульсом начальной установки на первом входе элемента ИЛИ 26 записывается начальнбе значение ц, шага адаптации (6). Во второй элемент

23 памяти заносится малое число которое определяет скорость сходимости алгоритма (7). В третий элемент

24 памяти заносится число U, представляющее собой среднюю мощйость принимаемого сигнала y(i). При условии идеальной работы системы автоматической регулировки уровня значение U, 2 равно средней мощности передаваемого сигнала.

Кроме того, в первую группу элементов 10.1-10.N памяти заносится начальный вектор С(0), который может быть определен, например, по усредненным характеристикам применяемых типов каналов или исходя из норм на характеристики каналов, при отсутствии таких сведений используется начальный вектор С(0) = (0,0,... 1,...

0,0 .

Вторая 11, 1-11. N третья 13. 1-13. N и четвертая 17.1 — 17.N группы элементов памяти перед началом работы обнуляются . Блок 25 анализа (фиг. 3) реализован на блоках 27.1-27.М сравнения, на первую группу входов которых подают сигнал p(i+1) с выхода

1432730 третьего сумматора ? 1, а на вторую группу входов — кодовая комбинация, соответствующая верхнему допустимому значению р. Первый элемент 22 памяти реализован на П-триггерах

28.1-28.P. Так как р не может бьггь отрицательным числом, триггера для хранения знакового разряда не предусмотрено. Если знак р становится отрицательным, т.е. знаковый разряд 11", то первый элеМент 22 памяти сбрасывается в "нулевое положение "здесь "нулевое поЛожение равно кодовой комбинации

0...01). Если р превысит установленный предел, па выходе блока 25 анализатора появляется уровень логической

"1" и первый элемент 22 памяти сбрасывается в начальное положение р(0) (здесь выбрано равное кодовой комбинации 10 ° ..О).

Второй ?3 и третий 24 элементы памяти могут бьггь реализованы на параллельных регистрах из D-триггеров, которые импульсом начальной установки устанавливаются перед началом работы в требуемое положение (в зависимости от конкретных уи 0 ), и в дальнейшем их состояния не изменяются.

Принцип построения первой 10,110.N второй 11.1-11.N третьей13.113 ° N и четвертой 17.1 — 17.N групп элементов памяти идентичный. Разница может заключаться лишь в том, какое начальное состояние должны принимать соответствующие группы элементов памяти перед началом работы. Один элемент памяти в группе может быть реализован, как в примере реализации пер вог о эл емента 22 памяти .

Тактовые частоты записи в элементы памяти отличаются друг от друга только сдвигом во времени. При этом в течение интервала между двумя входными сигналами y(i) и y(i+1) сначала поступают импульсы записи на четвертую группу 17.1-17.N, затем одновременно на третью 13.1-13.N и первую

10.1-10.N группы элементов памяти, после этого на первый элемент 22 памяти, и вторую группу элементов 11.111.N памяти.

Формула и з обр ет ения

Адаптивный корректор сигнала, со.держащий фильтр, включающий в себя

55 линию задержки, первую группу умножителей и первый сумматор, компаратор, вычитатель„первую группу элементов памяти, первую группу сумматоров, вторую и третью группы умножителей и первый элемент памяти, причем входом адаптивного корректора сигнала является вход фильтра, соединенный с входом линии задержки, вход и к-й отвод которой соединены с первыми вх одами i умножителей первой и второй групп соответственно, где К = (i-1);

1, 2, ..., N — порядок фильтра, а выход i-го умножителя первой группы соединен с 1-м входом первого сумматора, выход которого соединен с выходом адаптивного корректора сигнала через компаратор, вход и выход которого подключены к первому и второму выходам вычитателя соответственно, выход которого соединен с вторыми выходами умножителей второй группы, а выход i-ro умножителя второй группы соединен через последовательно включенные i-e умножитель третьей группы и сумматор первой группы с входами i — ro элемента памяти первой группы, выход которого подключен к вторым входам i-x умножителя и сумматора первых групп, а вторые выходы умножителей третьей группы соединены с выходом первого элемента памяти, отличающийся тем, что, с целью повышения помехоустойчивости, введены четвертая, пятая и шестая группы умножителей, вторая, третья и четвертая группы элементов памяти, вторая группа сумматоров, группа вычитателей, второй и третий сумматоры, умножитель, второй и третий элементы памяти, блок анализа и элемент ИЛИ, причем выход i-ro умножителя второй группы соединен с первым входом i-ro умножителя шестой группы и через последовательно включенные i-e элемент памяти второй группы, сумматор второй группы, элемент памяти третьей группы, умножители четвертой и пятой групп, вычитатель и элемент памяти четвертой группы с вторым входом i-ro сумматора второй группы, выход которого соединен через i-й умножитель шестой группы с- i-м входом второго сумматора, выход которого подключен к первому входу умножителя, второй вход которого соединен с выходом второго элемента памяти, а выход умножителя соединен с первым входом третьего

1432730

2

)Ч

Фиг.2

Составитель С. Музычук

Техред М.Дидык Корректор О.Кравцова.

Редактор Н; Лазаренко

Заказ 5461/52 Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 сумматора, выход которого соединен с информационным входом первого элемента памяти, вход сброса которого соединен с выходом элемента ИЛИ, пер- > вый вход которого является входом начальной установки первого элемента памяти, а второй вход элемента ИЛИ .соединен через блок анализа с выходом третьего сумматора, второй вход которого соединен с выходами первого элемента памяти и вторыми входами умножителей пятой группы, выход третьеФс го элемента памяти соединен с вторыми входами умножителей четвертой группы, а выход 1 го элемента памяти подключен к второму входу i-го вычитателя.