Устройство прямого доступа к памяти
Изобретение относится к цифровой выикмительпой технике и может быть исполь- .oiuiiii) в 1 ;(юпронессорны. системах уп- .. :,я li oupauoTKti данных для передачи );a :H;i меж.у периферийными устрой- 1 1-, :;амя :.к;-. Цель изобретения - по- ,;i,;i;i-,M:ii Г)лггр()де(ствия. Устройство пря-
СО(ОЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН,„Я0„„1434443 и
Ц и (511 4 G 06 F 13/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPCHQMV СВИДЕТЕЛЬСТВУ г и
i и
«@ь
@д фь р ( (,,А,}
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4229975,, 24-24 (22) 13.04.87 (46) 30.10.88. Бюл. № 40 (71) Винницкий политехнический институт (72) B. С. Осадчук. В. А. Гикавый, В. И. Волынец и В. Ю. Мельниченко (53) 681.325 (088.8) (56(Микропроцессоры. Архитектура и проек.ир « if;fIE микро-ЭВМ. Организация вычислит,!ьных процессов./Под ред. Л. H. Пресif3 Yèi, !. l. М.: Высшая школа, 1986, с. 200, !! 1!i 7 20 (54; Хи С (РОЙСТВО ПРЯМОГО ДОСТУПА
jY 1!АМЯТИ
15! ) 1(зооретсние относится к цифровой выi:i . 11! С. lb!!Oil TC . НИКЕ H и!ОжЕт бЬ тЬ HC I!0 lb;<; нано 13 и.:кропроцсссорных системах yn-! f1!3,;.,и! брвб т!.3;1! данных для передачи
1 !3(.О(.;!!и 1:1! 3!Е.КДУ ПЕРИфЕРИйНЫМИ УСтРОй: внмн 1:: «х н-ьк;. Ii.ль изобретения — — побь3 jzi денствия. Устройство прямого (, I! к памяти содержит шинный ,:1о(3331! и .т1ль адреса 1, двунаправленный шинный формирователь данных 2, ш1!нный формирователь 3 сигналов управления, конроллер ПДП 4, первый двунаправленный коммутатор 5, буферный регистр 6, вт рой двунаправленный коммутатор 7, однонаправленный коммутатор 8, первый, второй и третий триггеры 9, 10 и 11, первый, второй и трети:". элементы НЕ 12, 13 и 14, элемент И
15. Введение в устройство ПДП трех триггеров 9, !О и 11, элементов НЕ 12. 13 и 14, элемента И 15, двух двунаправленных коммутаторов 5 и 7 н однонаправленного коммутатора 8 дало возможность осуществлять передачу информации в режиме ПДП параллельно с работой микропроцессора if! счет использования временных интервалов в первом машинном цикле работы мнкр,>llpoцессора, когда последний после извлечения кода команды из памяти занимается с3о декодированием и выполняет внутренние о!.1рации, в результате чего магистральные I!Iliны микропроцессорной системы i:flë "«быть
ИСПО 1 ЬЗО В;I Н !>! ДЛЯ Il Р 3
1434443
Изобретение относится к цифровой вы числительной технике и может быть использовано в микропроцессорных системах управления и обработки данных.
Цель изобретения — повышение быстродействия.
На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — временная диаграмма работы устройства.
Устройство (фиг. 1) содержит шинный формирователь 1 адреса, двунаправленный шинный формирователь 2 данных, шинный формирователь 3 сигналов управления, контроллер прямого доступа к памяти (ПДП) 4, первый двунаправленный коммутатор 5, буферный регистр 6, второй двунаправленный 15 коммутатор 7, однонаправленный коммутатор 8, первый 9, второй 10 и третий 11 триггеры, первый 12, второй 13 и третий 14 эле-, менты НЕ, элемент И 15.
Устройство работает следующим обра- 2п зом.
При инициировании работы микропроцессорной системы контроллер ПДП 4, буферный регистр 6 и триггер 10 сбрасываются сигналом начальной установки. При этом сигнал «О» с прямого выхода триггера 10 25 поступает на вход элемента И 15, в результате чего на входе ПЗХ контроллера ПДП 4 устанавливается сигнал «О», запрещая осуществление режима ПДП.
В начале каждого машинного цикла триггер 1 сбрасывается по сигналу синхронизации СИНХР, поступающему через элемент
HF 12 на вход сброса триггера 11. При этом сигнал «О» с прямого выхода триггера
I1 поступает на входы выбора ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А(0 — 15) микропроцессора и информационные входы-выходы D(0 — 7> микропроцессора, а также сигналы управления, формируемые шинным формирователем 3, соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход НП двунаправленного коммутатора 7.
Одновременно с сигналом СИНХР на ин- 45 формационные входы-выходы D(0 — 7) микропроцессора выдается код слова состояния, пятый разряд 0(5) которого записывается в триггер 9. Если на прямом выходе триггера 9 устанавливается уровень «О», то текущий машинный цикл не является первым машинным циклом. Следовательно, в этом машинном цикле может произойти обмен информацией между микропроцессором и контроллером ПДП 4. Сигнал «О» с прямого выхода триггера 9 поступает на входы ВМ двунаправленных коммутаторов 5 и 7, коммутируя информационные входы-выходы
D 0 — 7, адресные входы-выходы Ал .0 — 15) и управляющие входы-выходы ЧТВЫ и
ЗПВВ контроллера ПДП 4 соответственно с МД, МА и МУ устройства. Таким образом, если на вход BY контроллера ПДП 4 с выхода дешифратора адреса поступает сигнал «О», то осуществляется обмен информацией между микропроцессором и контроллером ПДП 4. Направлением передачи управляет сигнал приема ПР, подключенный через элемент НЕ 13 к входу НП двунаправленного коммутатора 5.
Если на прямом выходе триггера 9 во время действия сигнала СИНХР устанавливается уровень «!», то текущий машинный цикл является первым и, следовательно, в этом цикле может осуществиться режим
ПДП (фиг. 2).
Сигнал «1» с прямого выхода триггера 9 поступает на входнЯ двунаправленного коммутатора 5, отключая МД устройства от информационныхх входов-выходов контроллера
ПДП 4. Если внешнее устройство подало сигнал ЗПДП на один из входов ЗПДП(0—
3)контроллера ПДП 4, которое в ответ на этот сигнал формирует сигнал захвата на выходе ЗХ, то по сигналу СИНХР происходит запись сигнала «1» в триггер 10. Таким образом, на обоих входах элемента И 15 устанавливаются уровни «!», в результате чего на вход ПЗХ контроллера ПДП 4 поступает сигнал «1» и начинается осугдествление режима ПДП. Вначале на выходе Р.
АД контроллера ПДП 4 появляется сигнал
HB отключение дешифраторов адреса внешних устройств. По спаду сигнала Ф! в такте Т2 контроллер ПДП 4 выдает код младших разрядов адреса на выходы А(О- — 3..», старших разрядов адреса — на выходы .М1
7). В этот же момент времени на выходе
СТ.АД формируется активный сигнал, по которому старшие разряды адреса записываются в буферный регистр 6.
По окончании сигнала прием"ПР,,т.е. после извлечения кода команды и записи его в микропроцессор, сигнал «!» с выхода триггера 9 записывается в триггер 11, в результате чего сигнал « I » с прямого выхода триггера 11 поступает»а входы ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, отключая адресные выходы А<0 — 15) и информационные входы-выходы D(0 — 7> микропроцессора, а также управляющие сигналы, формируемые формирователем 3 сигналов управления соответственно от МА, МД и МУ устройства. Сигнал «1» поступает также на вход ВК2 буферно-о регистра 6, в результате чего его выходы подключаются к MA устройства, и на вход НП двунаправленного коммутатора 7. Сигнал «О» с обратного выхода триггера 11 поступает на вход ВМ однонаправленного коммутатора
1434443
Таким образом, данное устройство прямого доступа к памяти осуществляет передачу информации в режиме ПДП параллель50 но с работой с микропроцессора. Передача информации в режиме ПДП происходит в каждом первом машинном цикле микропроцессора при наличии запроса ПДП со стороны внешних устройств. При этом контрол- 55 лер ПДП может бь1ть использован для передачи как отдельных байтов информации, так и массивов данных.
8, в результате чего сигналы с выходов А(4-7) и ЧТ У, ЗПЗ:е контроллера ПДП 4 подключаются ссютветственно к МА и МУ устройства. Этот же сигнал поступает также на вход сброса триггера 9, в результате чего сигнал «О» с прямого выхода триггера
9 поступает на вход ВМ двунаправленного коммутатора 7, подключая сигналы с выходов А(0 — 3> и ЧТВВ, ЗПВВ контроллера
ПДП 4 соответственно к МА и МУ устройства.
По спаду сигнала Ф1 в такте ТЗ контроллер ПДП 4 вырабатывает сигнал ЧТЗУ или
ЧТВВ, по которому на МД устройства выдается информация, извлеченная соответственно из памяти или устройства ввода-вывода. По спаду сигнала Ф1 в такте Т4 контроллер ЩП 4 вырабатывает сигнал ЗПВВ или ЗПЗУ, по которому информация, находящаяся на МД устройства, записывается соответственно в устройство ввода-вывода или в память. Адрес ячейки памяти, из которой извлекается или в которую записывается информация, поддерживается на МА устройства.
По сигналу СИНХР в следующем машинном цикле на прямом выходе триггера 11 устанавливается у1)овень «О», который поступает на входы ВМ шинного формирователя
l адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А СΠ— 15 и информационные входы-выходы D<0 — 7 > микропроцессора, а также сигналы управления, формируемые формирователем 3 сигналов управления соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход
ВК2 буферного регистра 6, отключая его выходы от МА устройства, и на вход НП двунаправленного коммутатора 7, переключая
er0 направление передачи. Сигнал «1» с обратного выхода триггера 11 поступает на вход ВМ однонаправленного коммутатора 8, отключая адресные выходы А(4 — 7 и выходы ЧТЗУ, ЗП37 соответственно от NA u
МУ устройства. На этом цикл передачи информации в режиме ПДП заканчивается, контроллер ПДП 4 сбрасывает свои адресные и управляющие сигналы, и устройство переходит в исходное состояние.
ЗО
Формула изобретен)ел
Устройство прямого досту:.а к памяти, содержащее шиннный форм и рова те. Ib адреса, двунаправленный шинный формирователь данных, шинный формирователь си Hd;10B управления, контроллер прямого доступа к памяти и буферный регистр, причем информационные входы шинного формирователя адреса являются адресными входами устройства, а выходы соединены с вь)ходами буферного регистра и являются адресными выходами устройства, первые информационные входы-выходы двунаправленного шинного формирователя данных и информ а) tlиоииые
BXO)Ib! ШИННОГО фоОМИPOB3 "P..IH СИ "H31()B ),:IIравления являются первы ..и информационными входами-выходами ) c ройства, вторые
ИНфОРМЗЦИОННЫЕ BX()(bf-ВЫХО .bi i(OT()POI О соединены с вторыми информ:-)ци,H:Iû)fk: в:содами-гыходами двунагравлеiibol ) шин !ОГО формирователя да)! ь. х вь)х() д -. Н), ;"I Oi o формирователя сигна )0B у (р() вле . ) я я -ляЮТСЯ УГРаВЛЯЮЩИМН ВЫХОД(1)il! с СТР .:, "ВЕ. входы запросов !Iрчмого доступ,: . !l::; TH
КОТОРО; 0 COe+HHEHB C ВХОДЗМ,) ЗЕ IIP()COB HOB ГРО, ËB:,);.. ПРЯМОГО ДОСТ ; fi3 К Па.)Я ГИ, ВЫХО I hi подтверждений которого явля)отея выхода. ми подтверждений I.pямого .,ос-..у 1 к .;i. IHти устройства, вь;ход -зобы 3: рос,; ) ())Г) 1)()е)лера пря)10l О дост :;. к 11, -); .; c»(I,). !i
cHHxP0Bxo30 1 б) фе1>НОГО l)t Г!)ГTPii, разрешения записи адреса конт!)»л . р; lip". .
МОГО ДОСТУП3 К .13М и .!! Я SËHC СЯ;i .;i Хо,, КЛЮЧЕНИя СХЕМ БЬ!6(>ркн, Стро .С „ 1, Ь с >ды готовности и адрсс1),ш "ыборки ко ор, . о соеДИНЕНЫ СсотВЕТСтВЕННО С УПР3 )ЛЯ;()) ) М .«0ДОМ ГÎTÎEHOCTH И БХО Ц))! Ь1()ОР3 К»,, P(!,:
ЛЕР3 !1PЯМОГО ДОСТУI13 K )ld..,19 :I,,>T.)!Е гci)О()ЕЕ Е ея тем, что, с целью I 0 B bi i lie H i!» I>i(,"!) o;p j) ствия, в него введе!)ь:. три Tpii, 1.;.,;;, -, р;. I(мента 1-1Е, эле ..ент е), )33,(в) на, i)d(icfI .1чх
КОММ "T3TCP = И 0+I!OH3ИР3В.ICIIII: I )С0. )М) 3тор, причем вторые Hнформаl(liонlibi 1)хе>дывыходы двунаправле)11)ого шинн(» о фор,;1!— рователя данных соед)нe»h«IepdbI)!I; информационными Bxодах)и-выходам)1 I)OOHOI двунаправленного ко;)мутатора. B-.(р1,10 формационные вxo(hi-Bbfxo;(h; к()) )„;»Г(,(.динены с информ а(;1!пины. и Bxod..»,I —: 1.;х()дами контроллера пря..:ог(дост,. ;,- л(: 1(п) и информационным,: входами (>. фер;".(» . Г. гистра. входы-выхо.-ы м.)ад 1: их р;).;!))1 i() il адреса контроллера прямого i()cò, 113 к 113MHTH C0eQHHCHbf C IiH())OP)Id!! BO»I!bi)I II ВХ0.1 iми-выходами гервой Группы второ: 0,(B(Н3ПР3В 1ЕННОГО КОММ , Т2TOP3, HH(POP)I;I I;Ii О I
НЫЕ ВХОДЫ-ВЫХОДЫ ilTOP, )й ГРМI .:Ibi К() Oi)()I ()
СОЕДИНЕHbl С Bb(XO)3)ili 11(ИННО!0 (1);, "(1:,()(113теля адреса, управ.".яю(HHO Bxc.ibi-".ь хо.111 запись-чтение и ввод-вывод кон) рое)..ер3 прямого доступа к памяти сос (внеlibl с Hklформационными входам)1-выходами треть" l!
1434443
7Ч т L
7/
1 си//хР
/?Ряк/аи быхад триггера и
/3o/x. триггера У
/)3Х б))ака// т> 0- ? аяака
) чав и/>и чтзу ач
3n /3
Цик/) /?) .)//
) (.аа>аи<па/и. !. М<:):))).);)
l ):. < >< ))Ц> I ., I3 ) .$)) .h )i) 3<>к<):< 555(> 5I <) . !. ): L3I (И(!((И I ас<,«, );< <; );<и ) ), : „: .;и ), .; l II>(t)3Il<),<гт<)< )!!< <).ill! !)аф, >, a л);< . l< груllllh! второго двунаправленного коммутатора, информационные входы-выходы четвертой группы которого соединены с выходами шинного формирователя сигналов управления, входы старших разрядов адреса контроллера прямого доступа к памяти соединены с информационными входами первой группы Однонаправленного коммутатора, выхо)Ihl li(. рвота! Гру ПГ<ы которого соединены (I3hlxo L3vH шинного формирователя адреса, уи< о равля!Ощие выходы запись-чтение памяти контроллера прямого доступа к памяти сое:<ИИЕНЫ С ИпфОРМ3ЦИОННЫЫИ !3ХОЛ3МИ ВТОРОИ ГP3 flflhf О ZkloHBIIP38ленного ком мУтdTQPd, Bh!ходы второй группы которого соединены выходами шинного формирователя сигналов 5 управления. информационный вход первого три ггера соединен с входом соответствун>llL > Pi!3(>kf.id ИЕPBOI O HH+<)PXIBILHOHHOI 0 ИХ»У(т()<>й(т!3!1, 13xo i !ill Р<>ни:3!!Нии .",, >р<;О соединен с синхровходами первого и в(орого триггеров и входами первого и второго элементов HF.. выход которого соед i!!BH с входом сброса третьего триггера, инвсрс(!ый выход которого соединен с управл»кипим входом однонаправленного коммуIIт<)p3 и !3.")>;I<>3! сбpос3 Г!ер13! ° <х> три I с()(1 1 1 Цикл игб/> ечени// к(?(/(? //î/üò(?//(?<>/ (ииг.2 ход которого соединен с информационным входом третьего триггера, первыми управляющими входами первого и второго двунаправленных коммутаторов и первым входом элемента И, второй вход которого соединен с выходом второго триггера, зход синхронизации приема устройства соединен с входом второго элемента НЕ, выход которого соединен с вторым управляющим вхо;
