Устройство для умножения двоичных чисел

 

Изобретение относится к арифметическим устройствам цифровых вычислительных машин и позволяет вычислять произведения двоичных чисел в последовательном коде при последовательном приеме сомножителейо Целью изобретения является повьаиение быстродействия при задании сомножителей последовательным кодом Устройство для умножения двоичных: чисел содержит регистр 1 множимого и регистр 2 множителя, в которые в последовательном коде вдвигаются сомножители, элементы И 4, 3 первой и второй групп, формирующие последовательности конъюнкций с весовыми функциями 2, 2, 2 00D соответственно, первьй и BTOpof одноразрядные сумматоры 6 и 5 и регистры 7 группы, которые суммируют в каждом такте конъюнкции, имеющие одинаковые весовые функции соответственно с нечетными и четными значениями степени k О, 1 о«. о Коммутатор 8 подключает на выход устройства разряды произведения с выхода суммы второго и первого сумматоров 5 и 6 в первых и вторых половинах тактов соответственно 2 ил.

„„БО„„ З9579

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5п 4 С 06 F 7/52 рр р» и

,1 Ф .:, Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4196077/24-24 (22) j6.02.87 (46) 23,11,88. Бюл. № 43 (72) А.В. Дрозд, F..Ë. Полин, В.Н. Лацин, В.А. Минченко и М.P. Жердев (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

¹ 817702, кл. С 06 F 7/52, 1978, Авторское свидетельство СССР № 1203512, кл. С 06 F 7/52, 1984. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к арифметическим устройствам цифровых вычислительных машин и позволяет вычислять произведения двоичных чисел в последовательном коде при последовательном приеме сомножителей. Целью изобретения является повышение быстродействия при задании сомножителей последовательным кодом. Устройство для умножения двоичных чисел содержит регистр 1 множимого и регистр 2 множителя, в которые в последовательном коде вдвигаются сомножители, элементы И 4, 3 гервой и второй групп, формирующие последовательности коньюнкций с весовыми функциями 2 2

К+(У У

2 ... соответственно, первый и второй одноразрядные сумматоры 6 и 5 и регистры 7 группы, которые суммируют в каждом такте конъюнкции, имеющие одинаковые весовые функции соответственно с нечетными и четными значениями степени k = О, Коммутатор 8 подключает на выход устройства разряды произведения с выхода суммы второго и первого сумматоров 5 и 6 в первых и вторых полови- = нах тактов соответственно. 2 ил.

1439579

Изобретение относится к вычисли-тельной технике и может быть использовано в ЭБМ для выполнения арифметических действий.

Целью изобретения является повышеInIå быстродействия при задании сомножителей последовательным кодом.

На фиг. 1 представлена схема устройства для умножения двоичных чисел; 1р на фиг. 2 — временная диаграмма рабо-, ты устройства для умножения двоичных еЛ о

Устройство (фиг, I) содержит регистр 1 множимого, регистр 2 множителя, вторую группу элементов И 3-1, 3-2. .:.„ 3-7, первую группу элементов И 4- I,, 4-2, ..., 4-8,, второй одноразрядш !й сумматор 5, первый одноразрядный сумматор б, регистры 7-1 -»0 и ? -2 группы, коммутатор 8, вход 9 множнмого устройства, вход 10 множи1 теля устройства, вход 11 сброса устройства. тактовый вход 12 устройства и выход 13 устройства. 2.»

Устройство (фиг. 1) работа.ет слеPy Îl1IInI ОбРазомо

На 1актовый вход 12 уствойства поступа от синхроимпульсы (СИ) типа меандр., тактирующие работу устрой- ЗП ства.

На входы 9 и 10 множимого и множителя устройства с частотой следования СИ поступают в последовательном коде разряды, начиная с первого, млад щего множимого и множителя соответственно, На вход 11 сброса устройства псступает импульс, сопровождающий сомножители. Этот импульс сбрасывает в ноль регистры 1 и 2 множимого и множителя, а также регистры 7-1 и

7-.2 группы.

Под действием СИ, пос тупа»ющих на. входы управления сдвигом регистров

1 и 2 множимого и множителя, разряды множимого и множителя продвигаются в каждом такте в регистрах 1 и Z на одну позицию в сторону старших разрядов.

При этом на выходах разрядов регис тров 1 и 2 множимог О H множителя формиру|отся последовательности разрядов множимого и множителя в соответствии .с временными диаграммами (фиг. 2), Числа, укаэанные на временных диаграммах выходов разрядов регистров 1 и 2, означают номера разрядов множимого и множителя.

Под действием указанных последовательностей разрядов множимогo и множителя на выходах элементов И 4 и 3 первой и второй групп формируются последовательности конъюнкций, отображенных на соответствующих временных диаграммах двуразрядными кодами, первый и второй разряды которых являются соответственно разрядами множимого и множителя, перемножаемьжи на элементах И групп.

При этом на выходах элементов

И 3 1 о 3-2, о ° о о 3-? BTopoH группы формируются конъюнкции с весовыми функциями 2., 2, 2 ... о, 2 а на выходах элементов И 4-1, 4-2, 4-8 первой группы формируются конъюнкпчи с весовыми функцияьж 2, 2

1 3

5

2 о оо»о 2 9 0о 19 2 оpî о

На втором одноразрядном сумматоре 5 складываются конъюнкции, имеющие одинаковые в такте весовые функции с четным значением k а также сигналы с выходов четных разрядов переносов сумматора 5, задержанные на регистрах 7 группы, и сигнапы с выходов нечетных разрядов переносов сумматора 6, задержанные на регистрах 7 группы.

На первом одноразрядном сумматоре 6 складываются конъюнкции, имеющие одинаковые в такте весовые функции с нечетным значением k а также сигнал с выхода первого разряда переноса сумматора 5, сигналы с выходов нечетных разрядов переносов сумматора 5, задержанные на регистрах 7 группы, и сигналы с выходов четных разрядов переносов сумматора б, задержанные на регистрах группы 7.

Сигналы с выходов суммы второго и первого одноразрядных сумматоров 5 и б поступают соответственно на первый и второй информационные входы коммутатора 8, который под действием

СИ подключает указанные сигналы на выход 13 устройства соответственно в первых и вторых половинах тактов.

Таким образом, с выхода 13 устройства с удвоенной частотой следования

СИ снимается последовательный код произведения, причем в первых и вторых половинах тактов вырабатываются разряды произведения, имеющие весо,вые функции с четными и нечетными значениями k (значения весовых функз 143957 дий указаны на временной диаграмме, вых. 13) .

Для предлагаемого устройства начало выдачи произведения отстоит от импульса сопровождения сомножителей

5 на пять тактов, а конец выдачи - на тринадцать тактов, Дополнительный положительный эффект по сравнению с известным устройством состоит в сокращении аппаратурных затрат и повышении производительности.

Формула из обретения

Устройство для умножения двоичных чисел, содержащее регистр множимого, регистр множителя, две группы элементов И, два одноразряджп". сумматора и группу регистров, причем вход пер.вого разряда регистра множимого и 2О вход первого разряда регистра множителя подключены к входам множимогo и множителя устройства соответственно, вход управления сдвигом регистра множителя объединен с входами записи 25 регистров группы и с входом управления сдвигом регистра множимого и подключен к тактовому входу устройства, первые входы элементов И первой группы соединены с выходами соответству- 3О ющих разрядов регистра множителя, выходы разрядов, кроме младшего, регистра множимого соединены соответственно с первыми входами элементов И второй группы ВыхОды злBMBHTOH И первой 3 группы соединены с входами соответствующих слагаемых первого одноразрядного сумматора, выходы элементов И второй группы соединены с входами соответствующих слагаемых второго одно- 4О разрядного сумматора, выход первого разряда переноса которого соединен с входом девятого слагаемого первого одноразрядного сумматора, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия при задании сомножителей последовательным кодом, оно содеряжт коммутатор, причем второй вход i-го элемента И первой группы соединен с выходом (9-i)-го разряда регистра множимого (i = 1-8), второй вход j I o элемента И.второй группы соединен с выходом (9-j)-го разряда регистра множителя (j = 1-7), входы сброса регистров множимого и множителя, а также входы сброса регистров группы объединены между собой и подключены Ic входу сброса устройства, управляющий вход коммутатора соединен с тактовым входом устройства, выход которого соединен с выходом коммутатора, первый и второй информацион ные входы которого соединены соответственно, с выходами суммы второго и первого одноразрядньж сумматоров, выходы третьего, второго и первого разрядов переноса первого одноразрядногo сумматора и выходы третьего и второго разрядов нереяc=a второго одноразрядного сумматора соединены соответственно с входами разрядов с первого по пятый первого регистра группы, выход первого разряда которого соединен с информационным входом второго регистра группы, выход которого соединен с входом восьмого слагаемого второго одноразрядного сумматора, входы девятого и десятого слагаемых которого соединены соответственно с выходами третьего и пятого разрядов первого регистра группы, выход четвертого и второго разрядов которого соединены соответственно, с входами десятого и одиннадцатого слагаемых первого одноразрядного сумматора.

1439579

8ã. Ф

8Х. 72

8х У

tbu,/А Ф г7х2мт

Яых.зЛi K

ЮяК Ум f

ВыхХм/

3 Ч б б 7 d

Г г S и б б

Важей gal

Юьа. 7ы Г

Яых Ю.и.1

5 б 7

8х Ю

3 .7 б б

Яых/м 2

4 б

BaeZ 2

v У

ЮхР ? г 3 бю 7а ?

РыхХлг2

Рыхл 2

8Ы ?Мг

Рыхлим 2 йммЗ-? б ? сУ б 7 У б б 7 Ф

3 4 б 6 7 d

6 7 аг

Х7 бг 73

Юых АУ-б

Лыха Л-б кмис- 9.

71 cc" 35 Ф бб 77 ЮЮ

79 74 алых.sv3-

Зю. Ж Рю .мИ

Составитель А . Клюев

Редактор А. Ворович Техред N. Ходанич Корректор 0, Кравцова

Заказ 6078/48

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4