Формирователь последовательностей импульсов

 

Изобретение может быть использовано для управления микросхемами с зарядовой связью. Цель изобретения - . повышение помехоустойчивости и расширение функциональных возможностей устройства. Формирователь содержит тактовый генератор 1, делитель 2 частоты , блоки 13 и 14 формирования фаз. Введение блоков 3 и 4 синхронизации, блока 12 коммутации, блока 15 формирования фаз и образование функциональных связей обеспечивает кодовое управление количеством импульсов, формируемых в пачках. В описании приведен пример реализации блока 3,4 синхронизации. 1 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (s)) q Н 03 К 3/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4153019/24-21 (22) 28. 11. 86 (46) 30.11.88. Бюл. Р 44 (71) Московский инженерно-физический институт (72) А.А.Краснюк, В.Я.Стенин и П.В.Шевченко (53) 621.373(088.8) (56) Seguin С.Н., Zimany Е.I., Tompsett М.F. AI-1 Solid — State Camera for the 525 line Television Format — IEEE Journal of Solid"State

Circuits, 1976, v. SC-11, Й 1, р.р. 115-121, fig 4 ° (54) ФОРМИРОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОСТЕЙ ИМПУЛЬСОВ

„„,SU„„1441467 А 1 (57) Изобретение может быть использо- вано для управления микросхемами с зарядовой связью. Цель изобретения повышение помехоустойчивости и расширение функциональных возможностей устройства. Формирователь содержит тактовый генератор 1, делитель 2 частоты, блоки 13 и 14 формирования фаз.

Введение блоков 3 и 4 синхронизации, блока 12 коммутации, блока 15 формирования фаз и образование функциональных связей обеспечивает кодовое управление количеством импульсов, формируемых в пачках. В описании приведен пример реализации блока 3,4 синхронизации. 1 з.п. ф-лы, 6 ил, 1441467

Изобретение относится к импульсной технике и может быть использовано в устройствах для выработки периодических последовательностей импульсов для управления микросхемами с зарядовой связью

Цель изобретения — повышение помехоустойчивости и расширение функциональных возможностей формировате- 10 ля последовательностей импульсов за счет кодового управления количеством импульсов, формируемых в пачках, На фиг,l изображена функциональная схема формирователя последовательнос- 15 тей импульсов; на фиг.2 — функциональная схема блока синхронизации;

" на фиг. 3 — функциональная схема блока формирования фаз; на фиг.4 — временные диаграммы, поясняющие работу 20 блока формирования фаз; на фиг.5— временные диаграммы, поясняющие работу формирователя последовательностей импульсов; на фиг.б — временные диаграммы, поясняющие повышение ломе- 25 хоустойчивости формирователя последовательностей импульсов °

Формирователь последовательностей импульсов содержит тактовый генератор30

I делитель 2 частоты, блоки 3 и 4 синхронизации, которые имеют входные шины 5 и 6 данных, тактовые входы 7 и 8, вход 9 разрешения и выходы 10 и

11, блох 12 коммутации, блоки 13 - P 5 формирования фаз, которые имеют тактовый вход 16, вход 17 разрешения и выходы 1 8- 20 .

Выход тактового генератора 1 соединен с тактовым входом 16 блока 13 формирования фаз и через делитель 2 частоты — с тактовыми входами 16 блоков

14 и 15 формирования фаз. Выход 20 блока 13 соединен с тактовым входом 8 45 блока 3 синхронизации, тактовый вход

7 которого соединен с выходом 20 блока 14, вход 17 разрешения которого соединен с выходом блока 12 коммутации, первый вход которого соединен с выходом 10 блока,3, а второй вход— с выходом 10 блока 4 синхронизации с входом 17 разрешения блока 15, выход

20 которого соединен с тактовым входом 7 блока 4 синхронизации, тактовый

55 вход 8 которого соединен с выходом 11 блока 3 и с входом 17 разрешения блока 13. Выход 11 блока 4 соединен с входом 9 разрешения блока 3 синхронизации. Выходы 18-20 блоков 13-15 являются выходами устройства.

Блоки 3 и 4 синхронизации содержат коммутатор 21, счетчик 22, схему

23 сравнения, адресный счетчик 24, запоминающее устройство 25 и логический элемент 26, Первая группа выходов коммутатора

21 соединена с первой группой входов схемы 23 сравнения, вторая группа входов которой соединена с выходами счетчика 22, тактовый вход которого соединен со вторым выходом коммутатора 21, Вход сброса счетчика 22 соединен с выходом логического элемента

26, первый вход которого соединен с первым адресным входом запоминающего устройства 25 и с входом установки в "1" адресного счетчика 24 и является входом 9 разрешения блоков 3 и 4 синхронизации.

Выход схемы 23 сравнения соединен со вторым входом логического элемента

26 и с тактовым, входом адресного счетчика 24, выход которого соединен со вторым адресным входом запоминающего устройства 25, первый выход которого соединен с входом управления коммутатором 21 и является выходом 10 блоков

3 и 4 синхронизации. Второй выход запоминающего устройства 25 является выходом 11 блоков 3 и 4 °

Информационные входы коммутатора

21 являются соответственно входными шинами 5 и 6 данных и тактовыми входами 7 и 8 блоков 3 и 4 синхронизации.

Блоки 13-15 формирования фаз содержат регистр сдвига, тактовый вход которого является тактовым входом 16 блоков 13-15. Первый вход разрешениярегистра сдвига является входом 17 разрешения блоков 13-15.

Выходы регистра сдвига являются выходами 18-20 блоков 13-15, причем выход старшего разряда соединен со вторым входом разрешения регистра, сдвига. Первый информационный вход регистра сдвига соединен с потенциалом логической "1", остальные информационные входы соединены с потенциалом логического "0".

Формирователь последовательностей импульсов работает следующим образом.

Импульсы с выхода тактового генератора 1 и с выхода делителя 2 частоть1 постудают на соответствующие тактовые входы 16 блоков 13-15 формиро1441467

35 вания фаэ. !)о сигналам на входах 17 разрешения на выходах блоков 13-15 формируются последовательности импульсов с определенным сдвигом на смежных выходах, например, как показано на фиг.4, где тактовый сигнал поступает на тактовый вход )6 (фиг.46), фиг.4а — это сигнал на входе 17 разрешения. На фиг.4в, 4г и 10

4д показаны сигналы на выходах 18-20.

Эти сигналы необходимы для управления, микросхемой с зарядовой связью, имею щей две секции, подключенные к выходам блоков 14 и 15, и один выходной 15 регистр, подключенный к выходам блока

13. Временные зависимости этих сигналов приведены на фиг.5. В ждущем режиме (в исходном состоянии) на входе

9 разрешения блока 4 синхронизации 20

\ зафиксирован потенциал уровня логического нуля (фиг.5a). На выходах 10 и 1! и 19 и 20 и входе 17 блока 14 поддерживаются потенциалы уровня логического нуля (фиг,56,в,г,д,ж,з,к, л,н,о,с), а на выходах 18 поддерживаются потенциалы уровня логической единицы (фиг.5и,м,п) . При запуске формирователя на входе 9 разрешения блока

4 задается потенциал уровня логичес- 30 кой единицы (фиг.5a).Òîãäà на выходе

10 блока 4 появляется сигнал логической единицы, который поступает на вход 17 разрешения блока 15 формирования фаз и через блок 12 коммутации — на вход 17 разрешения блока 14 формирования фаз (фиг.56 и 5e). В результате блоки 14 и 15 формирования фаз.начинают вырабатывать. последовательности импульсов (фиг.5ж,з,и,к, 40 л,м) синхронно с тактирующими импульсами, вырабатываемыми делителем.,2 -. частоты на выходе и задаваемыми на тактовые входы 16 блоков 14 и 15. Количество импульсов, генерируемых íà 45 выходе 20 блока ) 5 подсчитывается блоком 4 синхронизации. Когда число этих импульсов сравняется с числом, заданным на входные шины 5 данных блока 4 (на фиг.5 это число равно m<), про- 50 изойдет изменение логических уровней на выходах 10 и 11 блока 4 синхронизации (фиг.56 и 5в). В результате на вход 17 разрешения блока 15 поступит потенциал уровня логического нуля, запрещающий блоку 15 вырабатывать по-. следовательность импульсов, а установившийся на выходе 11 блока 4 и соответственно на входе 9 разрешения блока 3 синхронизации потенциал уровня логической единицы приводит к установлению на выходе 10 блока 3 потенциала уровня логической единицы, поступающий через блок )Z коммутации на вход 17 разрешения. блока 14 формирования фаэ (фиг ° 56, r, е). Блок ) 4 формировани. фаз продолжает формировать импульс .. Количество импульсов, генери- руемых с этого момента времени на выходе 20 блока 14 формирования фаз подсчитывается блоком 3 синхронизации, и, когда это число станет равным числу и,, заданному на входной шине 5 данных блока 3 (на фиг.5 это число равно единице), произойдет изменение логических уровней потенциалов на выходах 10 и ll блока 3 синхронизации.

Подъем потенциала до уровня логической единицы на выходе ll блока 3 разрешает формирование импульсов блоком .

13 (фиг.5н,о,п), а спад потенциала до уровня логического нуля на выходе 10 блока 3 передается через блок

12 коммутации на вход 17 разрешения блока 14 формирования фаз, останавливая работу блока 14. Количество импульсов, генерируемых на выходе 20 блока 13, подсчитывается блоком 3, и, когда это число станет равным числу, заданному на входной шине 6 данных блока 3 (на фиг.5 это число равно m<), произойдет изменение логических уров" ней потенциалов на выходах 10 и !1 блока 3. В результате блок 13 прекращает работу, а блок )4 вновь начинает работать. Одновременно блок 4 синхронизации фиксирует окончание первого импульса на выходе 11 блока 3 синхронизации. Периодическое изменение потенциалов на выходах 10 и 11 блока 3 и соответственно периодическая работа блоков 13 и 14 продолжается до тех пор, пока количество импульсов на выходе 11 блока 3, подсчитываемое блоком 4, не станет равным числу, записанному на входной шине 6 данных блока 4 (на фиг.5 это число равно п ), После этого происходит переброс логических уровней потенциалов на выходах блока 4 и возобновление вышеописанного цикла работы формирователя. В ка" честве блока )2 коммутации может быть использован двухвходовой логический элемент ИЛИ.

Блоки 3 и 4 синхронизации работают следующим образом. В исходном состоянии, когда на входе 9 разрешения и

1441467

Данные ДО

АО А1

О. первом адресном входе запоминающего устройства 25 поддерживается потенциал уровня логического нуля, а адресный счетчик 24 установлен в единичное состояние, на втором адресном входе запоминающего устройства 25 поддерживается потенциал высокого логического уровня. При этой комбинации потенциалов на адресных входах sanoминающего устройства 25 в соответствии с таблицей, в которой представлена записанная в запоминающем устройстве 25 информация, на выходах 10 и

l1 блока 3 синхронизации поддержива1 ются потенциалы низкого логического уровня, При установке на входе 9 разрешения потенциала высокого логического уровня соответственно изменяется потенциал на первом адресном входе запоминающего устройства 25, в результате чего на выходе 10 блока 3 синхронизации устанавливается потейциал уровня логической единицы, который сохраняется до тех пор, пока на выходе схемы 23 сравнения не появится импульс, приводящий к падению потенциала до уровня логического нуля на втором адресном входе запоминающего устройства 25, в результате чего потенциал на выходе 10 блока 3 падает до уровня логического нуля, а потенциал на выходе 11 блока 3 возрастает до уровня логической единицы. При каждом новом появлении импульса на выходе схемы 23 сравнения значения логических уровней на выходах 10 и

11 блока 3 будут изменяться на противоположные. При с.нижении потенциала на входе 9 разрешения до уровня логического нуля блок 3 возвращается в ис-, ходное состояние.

1 1 1 О

Блоки 13 — 15 формирования фаз работают следующим образом. В исходном состоянии на входе 17 разрешения

40 блока 13 поддерживаются потенциал уровня логического нуля (фиг.4а), а уровни потенциалов на первом, втором н третьем выходах регистра сдвига повторяют уровни потенциалов соответственно на первом, втором и третьем входах данных регистра сдвига, На первый вход данных регистра задается потенциал уровня логической единицы (имеется в виду положительная логика), а на второй и третий входы данных задаются потенциалы уровня логического нуля (фиг.35. В результате на выхо" дах 19 и 20 блока 13 в исходном состоянии поддерживаются потенциалы уровня логического нуля, а на выходе

18 — потенциал уровня логической единицы. При задании на вход 17 разрешения уровня логической единицы регистр переходит в режим сдвига последовательности импульсов. При этом уровень логической единицы переходит под действием тактовых импульсов, задаваемых на тактовый вход 16 блока

13 (фиг.4б), с первого выхода регистра на второй, а затем со второго на третий. По входу регистра производится запись последовательности импульсов в регистр под действием тактовых импульсов, задаваемых на тактовый вход 16 блока 13. Поэтому с третьего выхода регистра сигнал уровня логической единицы передается на первый выход регистра. Регистр работает в кольцевом режиме до тех пор, пока на входе 17 разрешения поддерживается потенциал уровня логической единицы.

При снижении потенциала на входе 17 до уровня логического нуля регистр фиксирует на соответствующих выходах потенциалы, задаваемые на вхбды данных регистра.

Существенным отличием предлагаемого формирователя последовательностей импульсов является исключение возможности одновременной работы блоков 13 и 14 формирования фаз. Однократная помеха, воздействующая на предлагаемый формирователь импульсов в период действия одного из блоков 13 и 14формировання фаз, приводит к изменению числа импульсов в пачке, вырабатываемой в момент воздействия помехи. После окончания действия данного блока формирования фаз правильная работа формирователя импульсов восстанавливается.

1441467

На фиг.б показаны нременнь.е циаграммы потенциалов, характерные для сбоя н результате действия помехи на счетчик 22 (фиг.2), являющийся наиболее чувствительным к помехам элементом блоков 3 и 4 синхронизации.

Временные диаграммы (фиг.ба) соответствуют случаю, когда появление импульса помехи совпадает во времени с формирлнанием на выходе 11 блока 3 потенциала уровня логической единицы

Временные диаграммы (фиг.бб) соответствуют случаю, когда появление импульса помехи совпадает во времени с формированием на выходе 10 блока 3 потенциала уровня логической единицы.

На фиг.б показано, что в момент

t„ дейстния помехи происходит изменение кода числа, записанного н счетчике 22 н процессе счета (A,lI,Å на фиг.б). На диаграмме Е (фиг.ба) и диаграмме Д (фиг.бб) импульсы обозначены числами, код которых в соответству ощий момент времени записан в счетчик 22. В результате на выходе блока 3 формируемого в момент прихода импульса помехи. В формирователе последовательностей импульсов импульсы на выходах блоков 13 и 14 формирования фаз (результате воздействия помехи), вырабатываются н разные моменты времени (даже после сбоя), что определяется алгоритмом работы блока

3 синхронизации, а именно отсутствием периодов времени, в течение которых на выходах 10 и 11 одновременно поддерживаются потенциалы высокого логического уровня. И, если на выходе 10 блока 3 происходит увеличение или уменьшение длительности импульса напряжения уровня логической единицы, то на выходе 11 блока 3 происходит точно такое же по длительности соответственно увеличение или уменьшение длительности импульса напряженияуровня логического нуля (В и Г на фиг.бб), аналогично, если на выходе

11 блока 3 происходит увеличение или уменьшение длительности импульса напряжения уровня логической единицы, то на выходе 1О блока 3 происходит в точности такое *e увеличение или уменьшение соответственно длительности импульса напряжения уровня логического нуля (В и Г на фиг.ба).

Формула изобретения

1. Формирователь последовательностейй импульсо н, содержащий так товый генератор, вь.ход которого соединен с тактовым входом первого блока формирования фаэ и входом делителя частоты, выход которого соединен с тактовым входом второго блока формирования фаз, отличающийся тем, что, с целью повышения -помехоустойчивости и расширения функциональных возможностей, в него введены первый и второй блоки синхронизации, блок коммуТации, третий блок формирования фаз, причем первый выход первого блока синхронизации соединен с первым входом блока коммутации, выход которого соединен с входом разрешения второго блока формирования фаз, тактовый вход которого соединен с тактовым входом третьего блока формирования фаэ, втбрай выход первого блока синхронизации соединен с входом разрешения первого блока формирования фаз и с первым тактовым нходом второго блока синхронизации, второй тактовый вход которого соединен с первым выходом третьего блока формирования фаз.первый и второй тактовые входы первого блока синхронизации соединены с первыми выходами соответственно второго и первого блоков формирования фаз, первый выход второго блока синхронизации соединен с вторым входом блока коммутации и с входом разрешения; третьего блока формирования фаз, второй выход второго блока синхронизации соединен с входом разрешения первого блока синхронизации, вход разрешения второго блока синхронизации является входом разрешения формирователя, первый и второй блоки синхронизации имеют первую и вторую входные шины данных.

2, Формирователь по п.1, о т л ич а ю шийся тем, что блок синххронизации содержит коммутатор, счетчик, схему сравнения, адресный счетчик, запоминающее устройство, логический элемент, причем первая группа выходов коммутатора соединена е первой группой входов схемы сравнения, вторая группа входов которой соедииена с выходами счетчика, тактовый вход которого соединен с вторым выходом коммутатора, вход сброса счетчика соединен с выходом логического злемен"! 44 I.4б7

)о та, первый вход которого соединен с первым адресным входом Запоминающего устройства, входом установки в "1 адресного счетчика и является входом разрешения блока синхронизации, выход схемы сравнения соединен с вторым входом логического элемента и с тактовым входом адресного счетчика, выход которого соединен с вторым адресным вхо — 1р дом запоминающего устройства, первый

I выход которого соединен с входом уПравления коммутатором и является первым выходом блока синхронизации, второй выход запоминающего устройства является вторым выходом блока синхронизации, информационные входы коммутатора являются соответственно первой и второй шинами данных, первым и . вторым тактовыми входами блока синхронизации.

1441467 44I467

Л Л.Л„,Я:.—.— лл,и

1 n f 2 ) -/ be +1 rg f Я и! 1

Е „,Ë ËË 3, ЛЛД,Д сГ О уг -х

8 лп!

Составитель Ю. Сибиряк

Техред М.Дидик Корректор N.Ìàêñèìèøèíåö

Редактор А.Ренин

Тираж 929 Подписное

В1!ИИПИ Государственного комитета СССР пс делам изобретений и открытий

II3035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 629 >/56

Произв пс i .i: t -полиграфическое предприятие, г. Ужгород, ул. Пр >с ктяая, 4