Устройство для распределения заданий процессорам

 

Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для распределения заданий процессорам, и предназначено для использования в высокопроизводительных многопроцессорных и многомашинных вычислительных системах. Цель изобретения - повышение достоверности функционирования путем контроля соответствия загрузки процессоров их производительности. Устройство для распределения заданий процессорам содержит блок памяти, три группы элементов И, счетчик, группу мультиплексоров, группу счетчиков, две группы триггеров, регистр, узел приоритета, группу элементов ИШ1, генератор импульсов, элемент РАВНОЗНАЧНОСТЬ , шесть элементов И, элемент задержки, формирователь импульсов, два триггера, два элемента ИЛИ, элемент ШШ-НЕ. Устройство контролирует состояние процессорных модулей, отказавший процессорный модуль регистрируется , а задание распределяется на другой, наименее загруженный процессор . 1 ил. (Л с:

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ! (21) 4290029/24-24 (22) 27.07.87 (46) 15,12.88. Вюл. Р 46 (72) Г.Ei.Тимонькин, И.А.Ручка, С.Н.Ткаченко и В.С.Харченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 1269136, кл. G 06 F 9/46, 1984.

Авторское свидетельство СССР

Ф 1205 144, кл. С 06 F 9/46, 1984. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕCCOPAM (57) Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для распределения заданий процессорам, и предназначено для использования в высокопроизводительных многопроцессорных и многомашинных вычислительных

„„Я0„„1444770 А 1

Дб11 4 С 06 F 9/46 системах. Цель изобретения — повыше-. ние достоверности функционирования путем контроля соответствия загрузки процессоров их производительности.

Устройство для распределения заданий процессорам содержит блок памяти, три группы элементов И, счетчик, группу мультиплексоров, группу счетчиков, две группы триггеров, регистр, узел приоритета, группу элементов ИЛИ, генератор импульсов, элемент РАВНОЗНАЧНОСТЬ, шесть элементов И, элемент У задержки, формирователь импульсов, два триггера, два элемента ИЛИ, элемент ИЛИ-НЕ. Устройство контролирует состояние процессорных модулей, отказавший процессорный модуль регистрируется, а задание распределяется на другой, наименее загруженный процессор. 1 ил.

1444770

Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для распределения заданий процессорам, и предназначено для использования в высокопроизводительных многопроцессорных и многомашинных вычислительных и управляющих системах, Цель изобретения — повышение досто-10 верности функционирования устройства путем контроля соответствия загрузки процессоров их производительности.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит первую груп у элементов И 1, блок 2 памяти, группу сигнальных входов 3. — 3 „ "Отказ" процессора, узел 4 приоритета, группу счетчиков 5, вход 6 кода задания, за-20 красный вход 7, вход 8 пуска, вход 9 сброса, кодовый выход 10 запрашиваемой функции, группу. входов 11, — 11 признака выполнения задания, группу .сигнальных выходов 12 < - 12>, .группу 25 триггеров 13, группу элементов ИЛИ-HE

i4, группу мультиплексоров 15, регистр 16, счетчик 17, элемент 18 задержки, генератор 19 тактовых импульсов, формирователь 20 импульсов, триг-30 геры 21 и 22, группы элементов И 23 и 24, группу триггеров 25, элемент

ИЛИ-НЕ 26, элементы ИЛИ 27 и 28, элементы И 29 — 34, сигнальный выход 35, сигнальный выход 36 занятости, сиг" нальный выход 37 и элемент РАВНОЗНАЧ-.

НОСТЬ 38.

Устройство работает следующим образом.

Перед началам работы подачей нулевого импульсного сигнала на вход 9 устройство переводится в исходное состояние. При этом триггеры 21 и 22, триггеры 25 группы, а также счетчи ки 5 группы переводятся в нулевое 45 состояние. На сигнальных выходах 35—

37, а также на выходах 12 группы— нулевые уровни сигналов. Нулевой уровень сигнала на прямом выходе триггера 22 индицирует состояние "Свободно" устройства и запрещает прохождение тактовых импульсов через элементы И

30, И 32 и И 33.

Подачей единичного импульса на вход 8 триггер 21 переводится в единичное состояние (работа ) и высоким и 55 уровнем сигнала на прямом выходе разрешает работу генератора 19 тактовых импульсов. Синхроимпульсы проходят через элементы И 31 и ИЛИ 28 на синхровходы триггеров 25 группы и опрашивают группу входов 3 "Отказ" процессора устройства, а также поступают на синхровход триггера 22 и контролируют приход сигнала "Запрос" на вход

7 устройства.

Управляющий монитор системы устанавливает на входах 6 устройства код запрашиваемой функции. На выход блока 2 памяти выдается содержимое некой строки, при этом разряды, содержащие

"1", соответствуют процессорам, способным выполнить запрашиваемую функцию. Через время, определяемое быстродействием блока 2 памяти, управляющий монитор устанавливает единичный потенциальный сигнал "Запрос" на вход

7 устройства. По отрицательному фронту очередного синхроимпульса триггер

22 переводится в единичное состояние и высоким уровнем сигнала разрешает прохождение тактовых импульсов через элементы И 30, И 32 и И 33. Единичный сигнал с прямого выхода триггера 22 поступает также на сигнальный выход 36 устройства (состояние "Занято" устройства и на вход формирователя 20 импульсов. По импульсному сигналу с выхода формирователя 20 импульсов счетчик 17 обнуляется, а в триггеры 13 группы заносится с выхода блока 2 памяти информация о процессорах, способных выполнить запрашиваемую функцию. При этом, если процессор неработоспособен (нулевой сигнал на инверсном выходе соответствующего триггера 25 группы) или очередь задания его переполнена (нулевой сигнал на выход переноса соответствующего счетчика 5 группы) и распределение на него нового задания может привести к потере последнего, то информация . о таком процессоре не заносится в соответствующий триггер 13 группы и он не участвует в распределении запроса.

Одновременно управляющий монитор, получив ат устройства сигнал "Занято", снимает сигнал "Запрос" с входа 7 устройства, но не снимает код запрашиваемой функции с входов 6 устройства.

Если на данной момент нет процессоров, способных выполнить запрашиваемую функцию, то. на выходе элемента ИЛИ-НЕ 26 формируется единичный сигнал. По очередному импульсу на выходе элемента И 33 формируется имз

14447 пульсный сигнал, который поступает на сигнальный выход 37 устройства в виде команды "Отказ по функции", а также через элемент ИЛИ 28 поступает на синхровход триггера 22 и переводит

5 его в нулевое состояние (состояние

"Свободно" ) устройства. Управляющий монитор, получив сигнал "Свободно", снимает код запрашиваемой функции с входов 6 устройства. Через некоторое время может быть проведена повторная попытка распределить данный запрос.

Если есть процессоры, способные выполнить запрашиваемую функцию, то ну- 15 левой сигнал с выхода элемента ИЛИ-HE

26 запрещает прохождение синхроимпульса через элемент И 33 и с приходом очередного синхроимйульса начинается процесс распределения запроса на наименее загруженный процессор. Распределение ведется следующим образом.

По синхроимпульсам с помощью счетчика 17 формируется последовательность номеров разрядов счетчиков 5 группы, начиная со старших. Первое совпадение единичных значений триггера 13 группы и разряда соответствующего счетчика 5 группы свидетельствует об обнаружении наиболее загруженного процессора из числа способных выполнять запрашиваемую функцию (может быть несколько . одинаково загруженных процессоров).

На выходе элемента ИЛИ 2? при этом формируется единичный сигнал, который

3S разрешает прохождение синхроимпульсов через элемент И 32. По очередному синхроимпульсу на выходе элемента И 32 формируется.импульснык сиг- .— нал, по отрицательному фронту которо- 40 го в регистре 16 запоминается состояние триггеров 13 группы, а задержанным на элементе 18 задержки передним фронтом этого сигнала триггер, соответствующий наиболее загруженному 45 процессору, сбрасывается в нуль. Если при этом есть менее загруженные процессоры (нулевой сигнал на выходе элемента ИЛИ-НЕ 26), то процесс распределения запроса продолжается до тех пор, пока после очередной опера ции сравнения и сброса все триггеры

13 группы не установятся в нулевое состояние. На выходе элемента РАВНОЗНАЧНОСТЬ 38 сформируется единичный разрешающий сигнал. .При этом в регистре 16 фиксируются в унитарном коде номера наименее загруженных процессоров,. Очередной

4 тактовый импульс проходит через элементы И 30 и И 34 и формирует команду "Принять код" на выбранный с помощью узла приоритета одИн процессор из числа наименее загруженных. По этой команде выбранный процессор принимает код запрашиваемый функции.

Одновременно синхроимпульс проходит через элемент ИЛИ 28 на синхровход триггера 22 и переводит его в нулевое состояние (состояние "Свободно" устройства). Управляющий монитор, получив сигнал "Свободно", снимает со входов 6 устройства код запрашиваемой функции.

В случае, если среди выбранных процессоров есть процессор, очередь задач которого пуста, то отрабатывается следующая процедура. Поскольку все разряды соответствующего счетчика 5 имеют нулевые значения, то сравнение не происходит и на выходе элементов

ИЛИ 27, ИЛИ-НЕ 26 и РАВНОЗНАЧНОСТЬ 38 сохраняются нулевые уровни сигналов, запрешающие прохождение тактовых импульсов через элементы И 32 — 34, По очередному синхроимпульсу на выходе переноса счетчика 17 сформируется сигнал переноса нулевого уровня, который вызывает появление единичных сигналов . на выходах элементов ИЛИ 27 и РАВНОЗНАЧНОСТЬ 38. Очередной тактовый импульс проходит через элемент И 32 и фиксирует в регистре 16 номер свободного процессора (или процессоРов).

Очередной тактовый импульс проходит через элемент И 34 и формирует команду "Принять код" на выбранный с по мощью узла 4 приоритета процессор, поступает через элемент ИЛИ 28 на синхровход триггера 22 и переводит его в нулевое состояние (состояние

"Свободно" устройства), а также поступает на инкрементирующий вход счетчика 17 и снимает сигнал переноса с выхода счетчика. Выбранный процессор по команде принимает с сис темной магистрали код запрашиваемой функции, а управляющий монитор, получив от устройства сигнал "Свободно", снимает код запрашиваемой функции с входов 6 устройства.

В дальнейшем устройс во работает аналогично вьш еописанному.

Формула изобретения

Устройство для распределения заданий процессорам, содержащее блок

1444770 памяти, узел приоритета, группу реверсивных счетчиков, первую группу элементов И, первую группу триггеров, группу мультиплексоров, счетчик, элемент задержки, генератор тактовых импульсов, при этом вхоД кода задания устройства соединен с адресным входом блока памяти, выходы узла приоритета соединены с первыми входами соответствующих элементов И первой группы, информационный выход счетчика соединен с адресными входами мультиплексоров группы, входы признака выполнения задания устройства соединены с вычитающими входами соответствующих счетчиков группы, информационные выходы счетчиков группы соединены с информационными входами соответствующих муЛьтиплексоров группы, о т— л и ч а ю щ е е с я тем, что, с целью повышения достоверности.функционирования путем контроля соответствия загрузки процессоров их производительности, оно дополнительно содержит 25 вторую группу триггеров, вторую и третью группы элементов И, регистр, первый и второй элементы ИЛИ, группу элементов ИЛИ-НЕ, первый — шестой элементы И, формирователь импульсов, дц элементы РАВНОЗНАЧНОСТЬ, элемент ИЛИНЕ, первый и второй триггеры, причем выходы элементов И первой группы являются группой сигнальных выходов устройства и соединены с вычитающими входами соответствующих счетчиков группы, выходы переполнения счетчиков группы соединены с первыми входами соответствующих элементов И второй группы, информационные выходы блока 4о памяти соединены с вторыми входами

1 соответствующих элементов И второй группы, выходы которых соединены с информационными входами соответствующих триггеров первой группы, прямые выходы которых соединены с входа- " ми элемента ИЛИ-НЕ, а также с информационным входом регистра, выходы которого соединены с входами узла приоритета, инверсные выходы триггеров первой группы соединены с первыми входами соответствующих элементов ИЛИ-НЕ группы, выходы мультиплексоров группы соединены с вторыми входами соответствующих элементов ИЛИНЕ группы, выходы которых соединены с первыми входами соответствующих элементов И третьей группы и прямыми входами первого элемента ИЛИ, кажный вход группы входов "Отказ" процессора устройства соединен с информационным входом соответствующего триггера второй группы, прямые выходы которых соединены с входами первого элемента И, выход которого является первым-. сигнальным выходом устройства, инверсные выходы триггеров второй группы соединены с третьими входами соответствующих элементов И второй группы, вход сброса устройства соединен с нулевыми входами первого и второго триггеров, с нулевыми входами триггеров второй группы, а также с входами сброса счетчиков группы, вход пуска устройства соединен с единичным входом первого триггера; прямой выход которого соединен с входом запуска генератора тактовых импульсов, первый выход которого соединен с первыми входами второго и третьего элементов

И, второй выход генератора тактовых импульсов соединен с первыми входами четвертого и пятого элементов И, прямой выход второго триггера является выходом занятости устройства и соединен с вторыми входами второго, четвертого и пятого элементов И, а также с входом формирователя импульсов, выход,которого соединен с синхровходами триггеров первой группы и входом сброса счетчика, запросный вход устройства соединен.с информационным входом второго триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход элемента ИЛИ-НЕ соединен с третьим входом пятого элемента И и первым входом элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом шестого элемента И, выход второго элемента И соединен с вторым входом шестого элемента И и вычитающим входом счетчика, выход переноса счетчика соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ и инверсным входом первого элемента

ИЛИ, выход которого соединен с третьим входом четвертого элемента И, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, выход четвертого элемента И соединен с синхфовходом регистра, а также через элемент задержки — с вторыми входами элементов И третьей группы, выходы которых соединены с нулевыми входами соответствующих триггеров первой группы, выход пятого элемента И является вторым сигнальным вы7. 1444770 8 ходом устройства и соединен с вторым дом второго триггера, выход шестого входом второго элемента ИЛИ, выход элемента И соединен с вторыми входакоторого соединен с синхровходами ми элементов И первой группы и третьтриггеров второй группы и синхровхо- им входом второ-.о элемента .1ШИ.

Составитель М.Сорочан

Редактор А.Ревин. Техред Л.Олийнык Корректор М.Шароши

Заказ 6482/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Укгород, ул. Проектна