Дельта-декодер

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК.,80 (51)4 Н 03 M 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

If@

ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4258840/24-24 (22) 22,04.87 (46) 15. 12.88. Бюл. ¹ 46 (71) Рижский политехнический институт им. А.Я. Пельше (72) К.С. Комаров и Г.Н. Котович (53) 621.376.56(088.8) (56) Патент США № 3500441 кл. Н 03 К 13/22, опублик. 1971.

Авторское свидетельство СССР № 594583, кл. Н 03 M 3/02, 1976. (54) ДЕЛЬТА-ДЕКОДЕР ,(57) Изобретение относится к вычислительной технике и технике связи.

Его использование в системах передачи информации позволяет повысить точность декодирования. Дельта-декодер содержит формирователь 1 импульсной последовательности, генератор 2 импульсных последовательностей, анализатор 3 цифрового сигнала, реверсивный счетчик 4, мультиплексор 5, элементы И 9, 10, генератор 11 тока и интегратор 12. Благодаря введению мультиплексоров 6,7, блока 8 делителей частоты и фильтра 13 нижних частот осуществляется очистка реверсивного счетчика 4 от результатов возможных сбоев и помех и лучшее сглаживание выходного сигнала. 2 ил.

1444954

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи информации, например, в электронных и квазиэлектронных АТС.

Цель изобретения — повышение .точности декодирования.

На фиг. 1 изображена функциональная схема дельта-декодера на фиг,2 - 10 временные диаграммы работы анализатора цифровых сигналов.

Дельта-декодер содержит формирователь 1 импульсной последовательнос" ти, генератор 2 импульсных последо- 15 вательностей, анализатор 3 цифрового сигнала, реверсивный счетчик 4, первый - третий мультиплексоры 5-7, блок 8 делителей частоты, первый и второй элементы И 9 и 10, генератор 20

11 тока, интегратор 12 и фильтр нижних частот (ФНЧ) 13. На фиг. 1 обо. значены информационный и тактовый входы 14 и 15 и выход 16.

Дельта-декодер работает следующим 25 образом.

Цифровой дельта-модулированный (ДМ) сигнал со входа 14 поступает на вход формирователя 1, имеющего два выхода, первый из которых прямой, 30 а второй инверсный. Алгоритм работы формирователя 1 заключается в формировании из входного ДИ сигнала прямого и инверсного импульсных потоков, со стандартной высотой импульсов и заданной крутизной фронтов, синхрон35 ных относительно импульсов тактовой последовательности f присутствующих на тактовом входе 15 (фиг. 2а). е

Цифровой сигнал с первого выхода формирователя 1 поступает на информационный вход анализатора 3, алгоритм которого иллюстрируется временными диаграммами на фиг. 2.. В случае, когда подряд следующих символов анализируемого анализатором 3 цифрового сигнала одинаковы (фиг. 2б), на выходе анализатора 3 появляется единичный логический потенциал {фиг. 2в), который, поступив на управляющий вход реверсивного счетчика 4, устанавли- 50 вает его в режим прямого счета. В случае, когда фрагмент цифрового сигнала, охватываемый анализатором

3, не содержит N-элементных пачек, на выходе анализатора 3 формируется 55 потенциал логического .нуля, который, поступив на управляющий вход реверсивного счетчика 4, переключает его в режим обратного счета.

Одновременно при помощи третьего мультиплексора 7 производится коммутация сигналов, поступающих на счетный вход реверсивного счетчика 4

Логическая "1" с выхода анализатора

3 поступает на управляющий вход муль типлексора 7, в результате чего,импульсы тактовой последовательности с тактового входа 15 коммутируются мультиплексором 7 на счетный вход реверсивного счетчика 4 ° B случае, когда на выходе анализатора 3 присутствует логический "0", на счетный вход реверсивного счетчика 4 через е мультиплексор 7 проключается выходной сигнал второго мультиплексора б.

На вход блока 8 делителей частоты поступают импульсы тактовой последовательности fg с тактового входа

15. На каждом выходе блока 8 делителей частоты присутствуют периодические последовательности импульсов, сфбрмированные из тактовой последо- . вательности методом деления ее частоты Г на различные постоянные коэффициенты.. (В простейшем случае в качестве блока 8 делителей частоты мо-жет быть использована так называемая

"линейка триггеров", т.е. несколько соединенных последовательно Т-триггеров). На выход второго мультиплексо" ра 6 проключается импульсная последовательность с <щного из выходов блока 8 делителей частоты, в зависимости от кодовой комбинации на адрес-! ных входах второго мультиплексора 6, определяемой, в свою очередь, состоянием реверсивного счетчика 4.

Для нормальной работы устройства необходимо, чтобы большейкодовой комбинацией на выходе реверсивного счетчика 4 (и соответственно на адресных входах второго мультиплексора 6) на выход второго мультиплексора 6 проключалась импульсная последовательность с большей тактовой частотой.

Таким образом, в случае, когда цифровой ДИ-сигнал на входе 14 дельта-декодера содержит И-элементные пачки однотипных символом, счетчик 4, работающий в режиме прямого счета, отсчитывает импульсы тактовой последовательности, в результате чего двоичная кодовая комбинация на его выходах увеличивается, С изменением двоичного числа на выходах реверсивного счетчика 4 изменяется и последовательность импульсов на выходе первого мультиплексора 5, так как

3 14449 кодовая комбинация с выхода счетчика

4 заведена на адресные входы мультиплексора 5. На информационные входы первого мультиплексора 5 подключены выходы генератора 2 импульсных последовательностей, на каждом из которых присутствуют последовательности импульсов с различной длительностью. гд

-б ционньп» (восстанавливаемый) сигнал, особенно при малых его уровнях.

Следовательно, качество восстановления сигналов значительно улучшено.

Формула и з обретения

15

25

50

Для нормальной работы устройства необходимо, чтобы большей комбинации на выходах реверсивного счетчика 4 соответствовало проключение последовательности с большей длительностью импульсов. Общее число импульсных последовательностей {и соответственно выходов генератора 2 импульсных последовательностей) может быть равно 2, где r — - разрядность реверсивного счетчика 4.

В дальнейшем сформированные описанным образом импульсные последовательности с выхода первого мультиплексора 5 поступают через элементы

И 10 и 9 на входы генератора 11 тока, соответственно заряжающего или разряжающего интегратор 12, где и происходит формирование аппроксимирующего сигнала. При помощи фильтра нижних частот 13 устраняются изрезанность аппроксимирующего сигнала, обусловленная цискретизацией и квантованием.

Отфильтрованный сигнал снимается с выхода 16.

В течение интервалов, когда в цифровом сигнале на входе 14 дельтадекодера отсутствуют N-элементные пачки символов (в частности — в режиме холостого хода}, реверсивный счетчик 4 переключается в режим обратного счета и начинает отсчитывать импульсы последовательностей, сформированных из тактовой последовательности блоком 8 делителей частоты. При этом, двоичная кодовая комбинация на выходах счетчика 4 медленно уменьшается, причем скорость ее уменьшения обратно пропорцйЬналька ее величине.

Таким образом, производится периодическая очистка реверсивного счетчика 4 от результатов возможных помех и сбоев, причем зависимость скорости "утечки" от величины кодовой комбинации, позволяет снизить степень влияния введенных блоков на информаДельта-декодер, содержащий формирователь импульсной последовательности, информационный и тактовый входы которого являются одноименными входами дельта-декодера, инверсный выход формирователя импульсной последовательности соединен с первым входом первого элемента И, прямой выход формирователя импульсной последовательности подключен к первому входу второго элемента И и информационному входу анализатора цифрового сигнала, выход которого соединен с управляющим входом реверсивного счетчика, выходы которого подключены к адресным входам первого мультиплексора, генератор импульсных последовательностей, выходы которого подключены к информационным входам перво» о мультиплексора, выход которого соединен с вторыми входами элементов И, выходы которы подключены к соответствующим входам генератора тока, выход которого соединен с входом интегратора, отличающийся тем, что, с целью повьппения точности декодирования, в дельта-декодер введены фильтр нижним частот, второй и третий мультиплексоры и блок делителей частоты, вход которого обьединен с первым информационным входом третьего мультиплексора и тактовым входом анализатора цифрового сигнала и подключен к тактовому входу дельта-декодера, выходы блока делителей частоты соединены с информационными входами второго мультиплексора, адресные входы и выход которого подключены соответственно к выходам ревер- сивного счетчика и второму информационному входу третьего мультиплексора, управляющий вход и выход которого подключены соответственно к выходу анализатора цифрового сигнала и счетному входу реверсивного счетчика, выход интегратора через фильтр нижних частот соединен с выходом дельта-декодера.

1444954

Редактор И.Сегляник

Заказ 6515/57

Тиразк 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Y(t)

Составитель О.Ревинский

Техред Л.Сердюкова Корректор М.Шарами