Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к вычислительной технике, предназначено для преобразования разноформатных двоичных кодов в двоично-десятичные ,с програг мируемой вьщачей их параллельно-последовательным кодом. Цель изобретения - повышение быстродействия преобразователя и сокращение объема его памяти. Преобразователь содержит блок 1 управления, блок 2 постоянной памяти, регистр 3, кодовый вход 4 выбора режима преобразования , информационный вход 5 г1реобразуемого двоичного кода, второй 6 и первый 7 тактовые входы, вход 8 пуска. Новым в преобразователе является то, что он содержит многорежимньй блок 9 умножения, элемент И 10, четьфе сумматора 11-14, четьфе коммутатора 15-18 и формирователь эквивалента 19. Преобразователь может быть использован, например, при построении устройства отображения информации сложной информационной системы типа метеорадиолокатора. 1 з.п. ф-лы, 3 ил., 1 табл. (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСОУБЛИК (5D 4 Н 03 M 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbITI44

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ вия преобразователя и сокращение объема его памяти. Преобразователь содержит блок 1 управления, блок 2 постоянной памяти, регистр 3, кодовый вход 4 выбора режима преобразования, информационный вход 5 Преобразуемого двоичного кода, второй 6 и первый 7 тактовые входы, вход 8. пуска. Новым в преобразователе является то, что он содержит многорежимный блок 9 умножения, элемент И 10, четыре сумматора 11-14, четыре коммутатора 15-18 и формирователь эквивалента 19. Преобразователь может быть использован, например, при построении устройства отображения информации сложной информационной системы типа метеорадиолокатора. 1 з.п. ф-лы, 3 ил., 1 табл. я (21) 4233725!24-24 (22) 21 ° 04.87 (46) 15. 12. 88, Бюл. № 46 (72) Е.Ф.Киселев (53) 681,325 (088.8) (56) Авторское свидетельство СССР № 1078422, кл. Н 03 И 7/12, 1982.

Авторское свидетельство СССР № 1221757, кл. Н 03 И 7/12, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЬЙ (57) Изобретение относится к вычислительной технике, предназначено для преобразования разноформатных двоичных кодов в двоично-десятичные ,с программируемой выдачей их параллельно-последовательным кодом. Цель изобретения — повышение быстродейст-.

„„SU„„3444958 А i

1444958

Изобретение относится к вычислительной технике, предназначено для преобразования разноформатных двоичных кодов в двоично-десятичные с неS посредственной выдачей их параллель" но-последовательным кодом, и может быть использовано при построении устройства отображения информации (УОИ) сложной информационной системы типа метеорадиолокатора (МРЛ).

Цель изобретения — повьппение быст-, родействия при одновременном сокраще" нии объема памяти.

На фиг. 1 приведена структурная . 15 схема преобразователя; на фиг. 2— функциональная схема блока управления; на фиг. 3 — временные диаграммы импульсов на тактовых входах преобразователя, на входе "Пуск," и вы" 20 ходных импульсов "Конца преобразования".

На схемах приняты следующие обозначения: блок 1 управления, блок 2 постоянной памяти, регистр 3, вход 4 25 выбора режима преобразователя, информационный вход 5,. второй 6 и первый 7 тактовые входы и вход 8 "Пуск" преобразователя, блок 9 умножения, элемент И 10, сумматоры 11-14, ком- ЗО мутаторы 15-18, формирователь эквивалента 19, который содержит элементы НЕ 20, И-HE 21 ИЛИ 22, И 23.

Блок управления 1 (фиг. 2) содержит регистр 24, двоичный счетчик 25, триггер 26, схему сравнения 27, эле менты НЕ 28, И-НЕ 29, ИЛИ-НЕ 30, выходы 31 и 32 преобразователя, выходы

33 и 34 блока 2, выход 35 блока 9 и регистра 3, выходы 36 и 37 блока 1.

Все блоки преобразователя выполнены на интегральных схемах (ИС), Блок умножения 9, регистр 24 и триггер 26 имеют активные положительные фронты тактовых сигналов (переходы тактовых сигналов из "0" в "1"), а регистр 3 имеет активный отрицательный фронт тактового сигнала (переход тактового сигнала из "1" в "0") . Это означает, в частности, для регистра 3, что за несение в регистр 3 информации осуществляется с его кодового входа по отрицательному фронту сигнала, действующего на его тактовом входе.

Блок умножения 9 содержит регистр множимого, регистр множителя, .триггер округления, умножитель, сдвигатель, регистры старшей и младшей частей произведения, выходные буферы младn ...a„=F2

<= 1 и. ,А„=,> 2 л (а =О, а, Г 1

IAAF = А„,... а;1

А;,, (1) 1 шей и старшей частей произведения, кодовые входы регистров сомножителей, подключенные к выходу блока 2 и к входу 5 преобразователя соответственно, первый и второй тактовые входы занесения информации в регистры сомножителей, подключенные к входу 6 преобразователя, третий тактовый вход занесения информации в регистр старшей части произведения, подключенный к входу 8 преобразователя, инверсный вход выбора буфера старшей части произведения, подключенный к управляющему выходу блока 1, инверсный вход буфера младшей части произведения, подключенный к входу сигна» ла логической "1™ преобразователя (на фиг.,1 не показано) и управляющие входы (на фиг. 1 не показаны), обеспечивающие работу блока 9 по модулям или по дополнительным кодам сомножителей и выдачу через буфер старшей части произведения на выход преобразователя модуля произведения с усечением и округлением.

Обозначим на входах и выходах преI обраэователя через П, Ф и И (или И) потенциальные сигналы, кодовые сигналы и импульсы положительной (или отрицательной) полярности так, что после каждой иэ этих букв стоит или номер входа или выхода преобразователя, (например, Ф4, Йб и И7 означают код на входе 4, импульсы отрица» тельной полярности на входе б и импульсы положительной полярности на входе 7 преобразователя соответственно (или выхода его узла), например, П31, Ф31 и И 32 означает сигнал "0" или "1" на выходе 31, код на выходе

31 и импульсы положительной полярности на выходе 32 блока 1 соответственно, или номер самого. узла преобразователя (например, П 11 и Ф 11 означает сигнал на выходе переполнения и код на кодовом выходе сумматора 11).

С учетом принятых обозначений и использования представления величины а (например, номера метеообъекта или одной из его координат — азимута, угла места, наклонной дальности илй высоты и т.п.), и — разрядным двоичА ным кодом а в дробной или кодом А в целочисленной арифметике

1444958

Ф 35 = П 36 Ф9Ч ПЗ6ФЗ

1 при П29=1 и !

0 П31=П34 = Ф 24=Ф25

0 при П 29=0 или

Ф25=Ф24 (5) по коду Ф 32 формирователь 19 вырабатывает дополнительный двоичный

15 код Э, эквивалента в соответствии с таблицей истинности на входах второ

ro слагаемого каждого q-ro сумматора

;(где q=1, q=2, ц=З, и q=4 для сумматоров 11, 12, 13; и 14 соответственн

20 но) устанавливаются сигналы значащих цифр дополнительного двоичного кода

А

3 0, образованного из кода 9 так, что где а „ „ т максимальное значение величины а.

Работу предлагаемого преобразователя можно описать следующим образом.

Преобразователь выполнен для пЫ2, М = 1,4, где П вЂ” разрядность входного кода, М вЂ” число тетрад выходного кода.

На устройство поступают сигналы кода Ф4 выбора режима преобразования и преобразуемого двоичного кода Ф5, тактовые импульсы И 6 и И 7 и импульсы запуска И 8, по которым оно работает циклически так, что в каждом цикле осуществляет подготовку к следующему циклу и вырабатывает последовательно М тетрад двоично-десятичного кода.

Каждый цикл преобразования выпол» няется за М тактов, первый из которых начинается по И 8, а заканчивается по следующему за И 8 первому И 7, после окончания которого, при М)1, начинается второй такт и т.п;, а по

М-ному импульсу И 7, следующему за

И 8,формируется импульс И 32 конца цикла преобразования. Это поясняется фиг. 3 для четырех циклов преобразования при

М= 1, М=2, M=Ç, М=4.

В конце каждого j-ro такта (Ы)Ы4) на информационных выходах преобразователя устанавливаются сигналы кода Ф =

П10П12П13П14 j-той тетрады двоич но-десятичного кода и сигнал П31 признака запятой.

Информация о количестве M тетрад и положения запятой в двоично-деся.и тичном коде содержится в формируемом блоком 2 коде

Ф 33 = Д2Н1У2У1 так, что

М = 4 — У = 4 -2,У2 — 1 У1, (2) а код Н = Н2Н1 программирует положение запятой следующим образом, например, для М = 4

00, запятая после первой гетрады

Й= 01, запятая после второй тетрады.

10, запятая после третей тетрады

11, запятая остутствует (3)

В каялом такте каждого цикла преобразования в установившемся режиме на выходе 35 формируется код по содержимым регистра 24 (rcogy Ф24=

=й ) и счетчика 25 (коду Е?ту (. +

=ФЗ?) и сигналу П?9=?2 у! схемы сравнения 27 вырабатывает сигнал

Л. еР!

25 -8000 2 при Ф37=00

--800 2 при Ф37 01 ач е)а!

3q= -80 2 при Ф37=10

-8 2 при Ф37=11 (6) элемент 10 вырабатывает сигнал П10=

З0 =П11 3 (7) ,на выходах переполнений сумматоров 1

11 — 14 вырабатываются сигналы П11, П12, П13 и П14 соответственно, со гласно выражениям

4 0 при 3, + Ф3540

П11= при Э; + 635>0 0 при 3 + Ф15<0

40 П12=(! при Э + Ф150 л 0 при Э + Ф16<0

П13 1 при Э + Ф1630

45 0 при Э4 + Ф174 0

П14 1 при 5 + Ф17 0 (8) а на выходах коммутаторов 15 - 18 вырабатываются коды Ф15, Ф16, Ф17, и Ф18 соответственно и согласно вы50, .ражениям

Ф15 = П10 Ф35 V П10 Ф11

Ф16 = П12 Ф15 V П12 Ф12

Ф17 = П13 Ф16 V П13 Ф13

Ф18 = п14 Ф17 v п14 Ф14 (91

55, где Ф9 — код, содержащийся в регистр, ре старшей части произведения блока умножения 9; .

ФЗ вЂ” код, содержащийся в памяти регистра 3;

8 6 ния И8 в регистр 24 заносится код л

Ф24= =Н, определяющии положение запятой в двоично-десятичном коде согласно (3), а в регистр старшей части произведения блока 9 заносится код Ф9 =Ф9 0, т.е. код (10).

После этого начинается переходный процесс формирования сигналов на выходах узлов преобразователя согласно законам их функционирования (4), (5), (6), (7), (8) и (9).

После окончания переходного процесса в первом такте производится считывание первой (старшей) тетрады двоично-десятичного кода по первому

И7 цикла (фиг. 3), по окончанию которого содержимое счетчика 26 увеличивается ца "t", в память регистра 3 заносится код Ф18 (четвертая формула выражений (9)), являющийся остатком от кода Ф9, а триггер 26 переключа ется в "1" (или "0"), если сформиро ванная тетрада не последняя (или последняя). Остаток (т.е. код Ф18, занесенный в память регистра 3) со",. держит информацию об оставшихся тетрадах формируемого двоично-десятичного кода.

Второй такт протекает при Ф35=

=ФЗ аналогично первому и заканчивается по второму И7, по окончанию которого в память регистра 3 заносится код Ф18 остатка от кода ФЗ, соответствующего моменту действия И7 и т.д.

В последнем такте каждого цикла вырабатывается сигнал П29=0 и по последнему И7 цикла формируется импульс И32 конца цикла, после окончания которого счетчик 26 и триггер 27 переходит в нулевые состояния.

5 144495

Число — обозначает дополнительный двоичный код отрицательного десятичного числа, например, — 8000 обозначает

Э = 10000011000000 числа -8000 первая строка таблицы.

Формирование кода Ф35 согласно (4) осуществляется за счет того, что при

П36=0 (или П36=1) выходы блока 9 10 разрешены (или находятся в третьем состоянии), а выходы регистра 3 находятся в третьем состоянии (или разрешены) °

По окончанию каждого И7 содержимое 1В счетчика 25 увеличивается на "1", в память регистра 3 заносится код Ф18 (9), а триггер 26 устанавливается в состояние, определяемое значение сиг.. нала П28 в момент действия И7. В 20 последнем такте каждого цикла П29=0, по И7 формируется импульс И32=ИЗО=И7

П 29, по окончании И7 счетчик 25 уста навливается в состояние "00", а триггер 26 — в состояние "0".и вырабаты- 25 вает управляющий сигнал П36=0.

Перед началом каждого цикла .преобразования на входах преобразователя установлены коды Ф4 и Ф5, блок 2 по

Ф4 вырабатывает коды ФЗЗ и Ф34, а в 30 памяти преобразователя содержатся результаты предыдущего цикла преобразования: содержимое регистра 3 и 24 и регистра старшей части произведения умножителя 9 соответствует информа" 35 ции, занесенной в эти регистры по И8 предыдущего цикла, счетчик 25 находит ся в состоянии "00", триггер 26 находится в состоянии "0", в регистрах сомножителей умножителя 9 содержатся 4О коды ФЗ4 =Ф34,и Ф5=Ф5 (эти коды поданы также на кодовые входы блока 9), à на входе регистра старшей части произведения умножителя 9 уста». новлен двоичный код

Ф9 = Ф.1;„(Ф34, Ф5 t.),, i (10) где Ф. „— ойератор операции усечения

2п-разрядного двоичного кода, заключенного в круг- лые скобки, Каждый цикл преобразования начина» ется по И8, непосредственно по кото" рому подтверждается нулевое состояние триггера,26 и производится занесение л в счетчик 25 начального кода Ф25=У=

Л+

=л =Ф37, несущего информацию о количестве тетрад двоично-десятичного кода, согласно (2), а после оконча

Формула изобретения

1. Преобразователь двоичного кода в двоично-десятичный, содержащий регистр, блок постоянной памяти, блок управления, тактовый вход которого соединен с первым тактовым входом и тактовым выходом преобразователя, вход пуска которого подключен к входу пуска блока управления, о т л и ч а юшийся тем, что, с целью повышения быстродействия при одновременном сокращении объема памяти, он содержит блок умножения, формирователь экви1 валента, с первого по четвертый комбинационные сумматоры, элемент И, с первого по четвертый коммутаторы, 7 14449 причем вход команд блока управления соединен с первым выходом блока постоянной памяти, второй выход и адресный вход которого соединены .5 соответственно с входом первого операнда блока умножения и входом выбора режима преобразователя, информационный вход которого подключен к входу второго операнда блока умножения, первый и второй тактовые входы которого соединены с вторым тактовым входом преобразователя, вход пуска которого соединен с третьим тактовым входом блока умножения, ин версный вход выбора которого подключен к управляющему выходу блока управления и входу выбора регистра, тактовый вход которого подключен к первому тактовому входу преобразова- 2п теля, а выход объединен с выходом блока умножения и соединен с первыми информационными входами первого сумматора и первого коммутатора, выход которого подключен к первым информа- 25 ционным входам второго сумматора и второго коммутатора, выход которого соединен с первыми информационными входами третьего сумматора и.третьего коммутатора, выход которого подключен к первым информационным входам четвертого сумматора и четвертого коммутатора, выход которого соединен с информационным входом регистра, выходы суммы всех сумматоров соединены с вторыми информационными входами соответствующих коммутаторов, а выходы переполнения, кроме первого сумматора, подключены к управляющим входам соответствующих коммутаторов и являются информационными выходами соответственно третьего,.второго и первого разрядов тетрады выходного кода, выход переполнения первого сумматора подключен к первому входу элемента И, выход которого подключен к управляющему входу первого коммутатора и является информационным выходом четвертого (старшего) разря" да тетрады выходного кода, второй вход .элемента И соединен с выходом старшего значащего разряда формирователя эквивалентов,- вторые информа- ционные входы первого, второго и

58 третьего сумматоров соединены соответственно с выходами п младших разрядов (и-разрядность входного кода), с выходами разрядов с (и+1)-го (старшего) по второй и с выходами разрядов со знакового по третий формирова" теля эквивалента, выход знакового разряда и выходы разрядов с (n+t)-ro по четвертый которого подключен соответственно к входам двух старших разрядов и входам младшего разрядов второго информационного входа четвертого сумматора, вход формирователя эквивалента подключен к информационному вы" ходу блока управления, импульсный и кодовый выходы которого являются соответственно выходом Конец преобразования" и выходом "Признак запятой" тетрады выходного кода преобразователя.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что блок управления содержит регистр, двоичный счетчик, триггер, схему сравнения и элементы НЕ, И-НЕ и HJIH-ÍÅ, причем разрядные выходы регистра соединены с первой группой информационных входов схемы сравнения, вторая группа информационных входов которой сое динена с выходами двоичного счетчика и входами элемента И-НЕ, выход которого соединен с управляющим входом схемы сравнения, с первым входом элемента ИЛИ-НЕ и с информационным входом триггера, тактовый вход которого, второй вход элемента ИЛИ-НЕ и счетный вход двоичного счетчика объединены и подключены к выходу элемента НЕ, вход которого является тактовым входом блока, вход пуска которого подключен к тактовому входу регистра, к входу начальной установки счетчика и входу установки в "О" триггера, выход элемента HJIH-НЕ и выход схемы сравнения подключены соответственно к импульсному и кодовому выходам блока, а выходы двоичного счетчика и триггера соединены соответственно. с информационным и управляющим выходами блока, разрядные входы двоичного счетчика и регистра подключены к входу команд блока.

1444958

Десятичный код эквивалента

Разрядные цифры кода ФЭ7

2 У1

1 -8000

2 -800

° 3 -80

4 -8

0 О

0 1

1 0

1 1

Разрядные цифры

А дополнительного двоичного кода Ф19=Э=Э

Зн

313312... 323 t эквивалента

I I I ) I II (Э 313 312 Э11 ЭlO 39 Э8 37 Эб 33 34 ЭЗ 32 31

Зн

1 0 0 0 0 0 1 1 0 0 0 0 0 0. l 1 1. 1 0 0 1 1 1 0 0 0 0 0

1 1 1 1 1 1 1 0 1 1 0 0 0 0

1 1 1 1 1 1 1 1 l 0 0 0

1444958

Составитель Е.Киселев

Те>ред Л.Сердюкова

Корректор М.Шарохин

Редактор И.Сегляник

Подписное

Заказ 6515/57 . Тираж 929 .ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4.