Программируемый контроллер

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) А1 (51) 4 06 F 9/00 15 Р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОП(РЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 3810000/24-24 (22) 1.0.11.84 (46) 23.01.89. Бюл. Ф 3 (72) M.В.Склема и И,А.Витковский (53) 681, 32(088, 8) (56) Авторское свидетельство СССР

Ф 1001012, кл. С 05 В 19/18, 1980.

Патент США М 4172289, кл. С 06 Р 9/00, опублик. 1982. (54)(5i ) ). ПРОГРАМИИРУЕМЫЙ КОНТРОЛЕР, содержащий операционный блок, блок памяти рабочей программы, блок памяти состояний, первый блок памяти управляющих программ, блок обработки логических условий, генератор импульсов, формирователь сброса, триггер, элемент ИЛИ и коммутатор, причем выход старших разрядов адреса операционного блока подключен к первому информационному входу коммутатора, второй информационный вход которого подключен к входу фиксированного кода старших раз.рядов адреса устройства, выход коммутатора через шину адреса подключен к входам старших разрядов адреса блока памяти рабочей программы, блока памяти состояний и первого блока памяти управляющих программ, входы младших разрядов адреса которых через шину адреса подключены к выходу младших разрядов адреса операционного блока, первый выход генератора импульсов подключен к первому входу блока обработки логических условий, второй выход генератора импульсов подключен к первому тактовому входу операционного блока, третий выход генератора импульсов подключен к второму тактовому входу операцнонного блока и к второму входу блока обработки логических условий, выход

2 формирователя сброса подключен к первому входу первого элемента ИЛИ и к третьему входу блока обработки логических условий, первый выход которого подключен к второму входу первого элемента ИЛИ, выход которого подключен к входу сброса операционного блока, выходы признаков считывания, записи и начала цикла которого подключены соответственно к входам с четвертого по шестой блока обработки логических условий, выход признака считывания операционного блока подключен к входам считывания блока памяти рабочей программы и блока памяти состояний, выход признака записи операционного блока подключен к входу . записи блока памяти состояний, входвыход блока памяти состояний и выход блока памяти рабочей программы через первую шину данных подключены к первому входу-выходу блока обработки логических условий, второй входвыход которого через вторую шину данных подключен к информационному входу-выходу операционного блока и соединен с выходом первого блока памяти управляющих программ, выходы блока обработки логических условий с второго по седьмой подключены соответственно к управляющему входу коммутатора,, входам установки в единицу и установки в ноль первого триггера, выходам признаков выборки логических условий устройства, выход младших разрядов адреса операционного блока подключен к седьмому входу блока обработки логических условий, выход первого триггера подключен к входу готовности операционного блока, отличающийся тем, что, 1453404 с целью повышения надежности, в него введены второй блок памяти управляющих программ, второй элемент ИЛИ, счетчик, дешифратор, второй триггер и три элемента И, причем выход признака считывания операционного блока подключен .к счетному входу счетчика, вход установки в ноль, первый и втоI рой выходы которого подключены соответственно к выходу формирователя сброса, к первому и второму входам первого элемента И, выход которого подключен к входу установки в единицу второго триггера, вход установки . в ноль и выход которого подключены соответственно к выходу формирователя сброса и к первому входу второго элемента И, выход которого подключен к входу считывания первого блока памяти управляющих программ, инверсный выход второго триггера подключен к первому входу третьего элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого подключен к входу считывания второго блоха памяти управляющих программ, адресный вход которого подключен через шину адреса к выходу коммутатора и к выходу младших разрядов адреса операционного блок" и соединен с входом дешифратора, выход второго блока памяти управляющих программ подключен, чсрез вторую шину данных к информационному входу операционного блока„ первый выход дешифратора подключе к вторым входам третьего и четвертого элементов И, второй выход деши(.:ратора подключен к второму входу второго элеМента ИЗИ, трЕтий и четвертый выходы дешифратора подключены соответственно к входам выборки блока памяти состояний и блока памяти рабочей программы.

2. Программируемый контролер по поI о T л и ч B ю щ и H с я тем что блок обработки логических условий содержит регистр, пять триггеров, четыре дешифратора, формирователь им.пульсов, три одновибратора, мультиплексор, узел двунаправленной передачи данных, элемент ИСКЛЮЧАЮЩЕЕ ИМ4, два элемента И-НЕ, элемент ИЛИ-НЕ, двадцать пять элементов И„ восемь элементов ИЛИ, цве группы элементов

И-НЕ, причем первый вход-выход блока. через шину подключен к информациоьному входу-выходу узла двунаправленной передачи данных, инфориационный

5 !

О t5

ЗО

4О

5О

55 выход которого, информационные входы мультиплексора, первые входы элементов И-НЕ первой группы, информационный вход регистра, информационный вход первого дешифратора, входы .первого элемента И через шину соединены с вторым входом-выходом блока, выход первого триггера подключен к стробирующему входу второго дешифратора, К-е выходы третьего и четвертого дешифраторов подключены соответственно к второму входу К-ro элемента И-НЕ первой группы и к первому входу К-го элемента И-НЕ второй группы (K=1

И, где M — разрядность шины данных), второй вход и выход которого подключены соответственно к выходу К-ro элемента И-НЕ первой группы и к информационному входу К-ro разряда узла двунаправленной передачи данных, вход режима записи которого подключен к первому выходу регистра, второй выход которого подключен к первому входу второго элемента И, выходы первого и второго элементов И подключены соответственно к информационному и стробирующему входам первого дешифратора, первый вход блока подключен к тактовому входу формирователя импульсов, второй вход блока подключен к инверсному входу первого элемента И-НЕ, третий вход блока подключен к входам установки в ноль регистра и первого триггера и к первому входу первого элемента ИЛИ, четвертый вход блока подключен к первому входу элемента ИЛИ-НЕ, входу режима чтения узла двунаправленной передачи данных, второму входу второго элемента И, первому входу третьего элемента И, пятый вход блока подключен к второму входу элемента ИЛИ-НЕ, первому входу четвертого элемента И, первому входу пятого элемента И,шестой вход блока подключен к второму входу первого элемента И-НЕ, выход второго дешифратора подключен к первому входу шестого элемента И, седьмой вход блока подключен к информационному входу второго дешифратора, к остальным входам шестого элемента

И, информационным входам третьего и четвертого дешифраторов, к второму информационному вход мультиплексора

"- . к третьему входу второго элемента

И, четвертый вход блока подключен к первому входу седьмого элемента И, первый выход блока подключен к выхо5 145 ду первого одновибратора, второй выход блока подключен к выходу второго элемента ИЛИ, третий выход блока подключен к выходу первого элемента И-НЕ и соединен с синхровходом регистра и входом установки в единицу первого триггера, выход второго одновибратора через третий одновибратор подключен к четвертому выходу блока и второму входу четвертого элемента И, третий вход которого подключен к выходу второго одновибратора, выход шестого элемента И подключен к входу второго одновибратора, к пятому выходу блока, четвертому входу четвертого и второго входу седьмого элементов И, выходы которых подключены соответственно к шестому и седьмому выходам блока, выход. второго триггера подключен к первым входам элементов

И с восьмого по тринадцатый, информационному входу третьего триггера и первому входу третьего элемента ИЛИ, выход которого подключен к информационному входу четвертого триггера, выходы элементов И с восьмого по десятый подключены соответственно к входам четвертого элемента ИЛИ, выход которого подключен к стробирующему входу четвертого дешифратора, выходы элементов И с одиннадцатого по тринадцатый подключены к входам пятого элемента ИЛИ, выход которого подключен к стробирующему входу третьего дешифратора, выход шестого элемента ИЛИ подключен к входу первого одновибратора и к входу запуска формирователя импульсов, первый выход которого подключен к первым входам четырнадцатого и пятнадцатого элементов И, второй выход формирователя импульсов подключен к первым входам шестнадцатого и семнадцатого элементов И, выходы которых подключены соответственно к первым входам второго элемента И-НЕ и восемнадцатого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход которого подключен к входам установки в ноль третьего, четвертого и пятого триггеров и первому входу установки в единицу второго триггера, второй вход установки в единицу, вход установки в ноль, информационный вход и синхровход которого подключены соответственно к выходам элементов И с девятнадцатого по двадцать второй, выходы элементов

3404 6 и с двадцать третьего по двадцать пя1 тый подключены соответственно к второму входу установки в ноль и синхровходу третьего триггера, к сннхровходу четвертого триггера, выход седьмого элемента ИЛИ подключен к второму входу третьего элемента И и к первому входу второго элемента ИЛИ, выход восьмого элемента ИЛИ подключен к второму входу второго элемента ИЛИ и к второму входу пятого элемента И, выход которого подключен к первому входу шестого элемента ИЛИ и к второ15 му входу семнадцатого элемента И выФ ход третьего элемента И подключен к второму входу шестого элемента ИЛИ и к второму входу пятнадцатого элемента И, выход которого подключен к первому входу двадцатого элемента И, второй вход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены соответственно к выходу мультиплексо25 ра и к первому выходу второго дешифратора, выходы с первого по шестой которого подключены соответственно к первому и второму входам седьмого и к входам с первого по четвертый вось б мого элементов ИЛИ, третий выход второго дешифратора подключен к.вторым входам девятого и тринадцатого элементов И, четвертый выход второго дешифратора подключен к вторым входам десятого и двенадцатого элементов И, пятый и шестой выходы второго дешифратора подключены соответственно к вторым входам восьмого и одиннадцатого элементов И, выход первого эле40 мента ИЛИ-НЕ подключен к синхровходу первого триггера, информационный вход которого подключен к входу логического нуля контроллера, выход второго элемента И подключен к вторым

45 входам четырнадцатого и шестнадцатого элементов И, выходы с первого по третий первого дешифратора подключены соответственно к входам с третьего по пятый шестого элемента ИЛИ, 50 второй выход первого дешифратора подключен к второму входу второго элемента И-HE и к первым входам двадцать перво ro двадцать второго, двадцать четвертого и двадцать пятого элементов И, вторые входы которых подклю55 чены соответственно к выходу третьего триггера, выходу шестнадцатого элемента И, прямому и инверсному выходам пятого триггера, третий выход

1453404

10 первого дешифратора подключен к первым входам двадцать третьего и девятнадцатого элементов И, выход четырнадцатого элемента И подключен к третьим входам двадцать четвертого и . двадцать пятого элементов И и к второму входу девятнадцатого элемента .И, третий вход которого подключен к выходу четвертого триггера и соединен с вторым входом третьего элемента ИЛИ, второй вход дваццать третьего элемента И подключен к выходу

Изобретение относится к вычислительной технике и предназначено для построения программируемых контролеров (ПК). ! Целью изобретения является попышение надежности работы ПК.

На фиг.i представлена функциональная схема ПК; на фиг.2 — схема блока

I обработки логических условий (БОЛУ); на фиг.3 — временная диаграмма работы ПК при обработке инструкций ВХОД, ВЫХОД, ВЕТВЬ; на фиг.4 — временная диаграмма процесса установки операционного блока в режим ожидания; на фиг.5 — структурная схема алгоритма работы ПК; на фиг.6 — структурная схема алгоритма очистки блока памяти состояний; па фиг.7 — структурная схема алгоритма пр., ерки блока памяти рабочей программы (РП) на несуществующие инструкции„ на фиг.8— структурная схема алгоритма теста об- 0 работки контрольной программы; на фиг.9, — ступенчатая электрическая схема контрольной РП для теста обработки; на фиг.l0 — структурная схема алгоритма обмена информацией с каналами вывода; на фиг.ll — то же, с каналами ввода.

Программируемый контролер содержит операционный блок 1, блок 2 памяти рабочей программы (ППЗУ), блок

3 памяти состояний (ОЗУ), первый и второй блоки 4-1 и 4-2 nàìÿòè управляющих программ (ПЗУ), блок 5 обработки логических условий (БОЛУ 5), генератор 6 импульсов, формирователь

7 сброса, триггеры 8 и R-S-типа, с двоичный счетчик 10,„дешифратор 11, коммутатор 12, элементы И 13-15, элементы ИЛИ 16-17. шестнадцатого элемента И, выход второго элемента И-НЕ подключен к синхровходу пятого триггера, прямой выход которого подключен к третьему входу двадцать второго элемента И, инверсный выход пятого триггера подключен к информационному входу пятого триггера и к второму входу восемнадцатого элемента И, выход которого подключен к второму входу первого элемента ИЛИ.

Генератор 6 импульсов имеет выходы 18 И),. 19 FI и 20 Р2, при этом выход 18 подключен к входу синхронизации 18 ВОЛУ 5,.выход 19 — к первому тактовому входу операционного блока 1, выход 20 — ко второму тактовому входу операционного блока 1 и ко входу 20 синхронизации ВОЛУ 5. Операционный блок 1 имеет выход 21 признака считывания РВ, выход 22 признака записи (VR) выход 23 начала цикла (SYNC), двунаправленные выводы, подключенные к 8-разрядной шине 24 данных (ЩД 24) D0-D7, адресные выходы

25 АО-А15, вход готовности, связанный с инверсным выходом триггера 8, и вход сброса, связанный с выходом элемента ИЛИ 16. Адресные выходы АОА7 операционного блока 1 и выходы ASА15 коммутатора 12 подключены к шине

26 адреса (IIIA 26) AO-A15, которая связана с адресными входами блока 2 памяти рабочей программы, с адресными входами блока 3 памяти состояний, с адресными входами первого и второго блоков 4-1 и 4-2 памяти управляющих программ, а также с адресными входами А8-А15 дешифратора 11. Кроме того, адресные выходы АО, А8-A13 операционного блока 1 подключены к входам 27 .БОЛУ 5,а адресные выходы А8Al3 подключены к первой группе входом коммутатора 12, вторая группа входов которого связана с входом фиксированного кода старших разрядов адреса, т.е. с цепями источника питания ПК, при этом шестой вход этой группы подключен к "+n питания, а остальные — к входу логического нуля (лог. "О") ПК.

Выход 21 DB операционного блока 1 подключен к счетному входу счетчика

10, входам считывания блоков 2 и 3 и входу 21 БОЛУ 5. Выход 22 MR операционного блока 1 подключен к входу записи блока 3 и к входу 22 БОЛУ 5.

Выход 23 SYNC операционного блока 1 подключен к входу 23 ВОЛУ 5.

Выход К формирователя 7 сброса подключен к первому входу элемента

ИЛИ 16, к входу 28 сброса БОЛУ 5, к входу 28 сброса счетчика 10 и к Rвходу триггера 9. Второй вход элемен" та ИЛИ 16 подключен к выходу 29 сбро" са БОЛУ 5.

БОЛУ 5 имеет выход 30 переключения, связанный с управляющим входом коммутатора 12, инверсный выход 31 стробирования (ST8), связанный с Sвходом триггера 8, выход 32 готовности (ГТ), связанный с R-входом триггера 8, выходы 33 выборки свода-вывода (ВБР В/В), 34 вывода и 35 ввода.

БОЛУ 5 имеет двунаправленные входы-выходы 36, связанные с ЩД 24, и двунаправленные входы-выходы 37,связанные с шиной 38 данных (ШД 38)D

ВО-D В7. При этом шина 24 связана с информационными выходами блоков 4-1 и 4-2, а шина 38 — с информационнымн входами-выходами блока 3 и информационными выходами блока 2.

Первый и второй выходы двоичного счетчика 10 связаны через элемент И

12 с S-входом триггера 9, прямой выход которого связан с первым входом элемента И 14, а инверсный выход - с первым входом элемента И 15. Вторые 40 входы элементов И 14 и 15 .подключены к первому выходу дешифратора ll, второй выход которого связан с первым входом элемента ИЛИ 17. Второй вход элемента ИЛИ 17 связан с выходом эле- 45 мента И 15, Выход элемента И 14 подключен к входу считывания блока 4-1, . выход элемента ИЛИ 17 — к входу считывания блока 4-2. Третий выход дешифратора ll связан с входом выборки блока 3, а четвертый выход — с входом выборки блока 2.

Операционный блок 1 представляет собой микропроцессор и может быть выполнен на микросхеме КР580ИК80А, которая имеет двунаправленную 8-разрядную шину данных и 16-разрядную шину адреса.

1453404 !О

Коммутатор 12 представляет собой два шинных формирователя, например, на микросхемах типа К589ИР12.

Генератор импульсов состоит нз кварцевого генератора и делителя час" тоты и обеспечивает формирование импульсов F 0 частотой 5 МГц и длительностью 100 нс и импульсов Fl и F2 частотой 1 МГц и сдвинутых относительно друг друга.

Формирователь 7 сброса представ" ляет собой одновнбратор, формирующий импульс R при включении питания.

Двоичный счетчик 10 имеет инверсный счетный вход, поэтому информация на его выходах появляется по заднему фронту счетного импульса.

Дешифратор ll имеет четыре выхода, при этом на выходах образуются сиг" налы, когда на шине 26 появляются следующие адреса:

0000 — ОРДЕР, — для первого выхода;

1000 — IFFF(e — pJIH второго выхода;

2000 - 20FF e — для третьего выхода;

2100 — 3FFF

В блоке 2 памяти хранятся инструкции РП, последовательность которых воспроизводит ступенчатую электрическую схему управляемого объекта. Каждая инструкция занимает объем два байта в блоке 2. Блок 2 представляет собой перепрограммируемое постоянное запоминающее устройство (ППЗУ) и содержит ряд микросхем памяти типа

К573РФ5. Рабочая программа в микросхемы памяти записывается с помощью отдельных средств, .которые не входят в ПК. Блок 2 адресуется операционным блоком 1, когда на шине 26 формируется адрес от 21001ь до ЗЕБР< .

В блоке 3 памяти имеется область, в которой хранятся биты состояний каналов вывода, другая область, в которой хранятся биты состояний каналов ввода, и третья область, которая используется операционным блоком 1 для своих нужд, например цля хранения результатов диагностики и тестирования ПК. Блок 2 представляет собой оперативное запоминающее устройство (ОЗУ) и адресуется операционным блоком 1, когда на шине 26 формируется адрес от 2000, до 20FF(e .

В блоках 4-1 и 4-2 памяти хранятся команды операционного блока 1, образующие алгоритм работы ПК. Блок

4-1 выбирается адресами от 0000 до

1453404

0FFP<6» блок 4-2 — адресами от 10001е до IPPF„+ . Данные блоки представляют собой постоянные запоминающие устройства (ПЗУ).

ВОЛУ 5 (фиг.2) содержит регистр

39, триггеры 40-44, дешифраторы 4548, формирователь 49 импульсов, одновибратооы 50-52, мультиплексор 53, узел 54 двунаправленной передачи дан- 10 ных, элемент ИСКЛIОЧАЮЩЕЕ ИЛИ 55, элемент И-НЕ 56 и 57,.элемент ИЛИ-НЕ 58, элементы И 59-83, элементы ИЛИ 8291, две группы по восемь элементов

И-НЕ 92-99 и 100-107.

Вход 28 сброса связан с R-входом регистра 39, R-входом триггера 40 и первым входом элемента ИЛИ 90, Вход

23 SYNC связан с первым входом элемента И-НЕ 56, вход 20 E 2 связан с вторым инверсным входом элемента ИНЕ 56, выход которогс связан с С-входом (синхровходом) регистра 39, инверсным S-входом триггера 40 и выходом 32 STB. Вход 21 DB связан с пер- 25 выми входами элементов И-HE 58, И 59, И 60 и И 82, а также с входом режима чтения узла 54. Вход 32 MR связан с вторым входом элемента ИЛИ-НЕ 58, первыми входами элементов И 61 и 81,, Двунаправленные информационные входы-выходы 36 связаны цепями DO,D7 с информационными входами мультиплексора 53 и с выходами узла 54, цепями DO, Dl — с первым и вторым информационными входами дешифратора 45, 3S цепями 02 — 05 — с четырьмя инверсными входами элемента И 83, цепями Dá, D7 — с пятым и шестым входами элемента И 83., цепями D0,, Dl — с первым и вторым D-входами (информационными входами) регистра 39., цепями

D0 -D7 — с первыми входами элементов

И-НЕ 92-99.

Адресные входы 27 связаны цепью

АО со вторым входом элемента И 59, цепями All--A13 — с информационными входами дешифратора 46, цепями А8A10 — с первым, вторым и третьим входами элемента И 68, с информационными входами дешифратора 47,, с информационными входами дешифратора 48 и адресными входами мультиплексора 53.

Выход элемента ИЛИ-НЕ 58 связан с

С-входом триггера 40, D-вход которо55 го связан с входом логического нуля, а прямой выход — со стробирующим входом дешифратора 46. Первый выход регистра 39 связан цепью М0 с входом режима записи узла 54, второй выход связан цепью обращения по стеку (STACK) с третьим входом элемента И

59, выход которого связан с цепью С1 со стробирующим входом дешифратора

45 и первыми входами элементов И 69 и 70. Выход элемента И 83 связан с третьим информационным входом дешифратора 45. Первый выход дешифратора

45 связан с первым входом элемента

ИЛИ 84, второй выход — с вторым входом элемента ИЛИ 84 и цепью НАЧАЛО

ВЕТВИ (НВТ) с первыми входами элементов И-HE 57, И 73, И 76, И 78, И 79. Третий выход дешифратора 45 связан с третьим входом элемента ИЛИ

84 и цепью КОНЕЦ ВЕТВЕЙ (КВТ) — с первыми входами элементов И 77, 80.

Первый выход дешифратора 46 связан цепью -11- с первыми входами элементов

ИЛИ 85 и ИСКЛЮЧАЮЩЕЕ ИЛИ 55, второй вход элемента ИСКЛЮЧА10ЩЕЕ ИЛИ 55 связан с выходом мультиплексора 53, а выход — цепью СОСТОЯНИЕ (СОСТ) с первым входом элемента И 75. Второй выход дешифратора 46 связан цепью . 4с вторым входом элемента ИЛИ 85.Третий выход дешифратора 46 связан цепью -О- с первым входом элемента ИЛИ

86 и первыми входами элементов И 63, 67. Четвертый выход дешифратора 46 связан цепью -ф — с вторым входом элемента ИЛИ 86 и первыми входами элементов И 64 и 66„ Пятый выход дешифратора 46 связан цепью -О в с третьим входом элемента ИЛИ 86 и с первым входом элемента И 62, шестой выход связан цепью вЂ Я с четвертым входом элемента ИЛИ 86 и с первым входом элемента И 65. Выход элемента

ИЛИ 85 связан с вторым входом элемента И 50 и с первым входом элемента ИЛИ 87. Выход элемента ИЛИ 87 связан с выходом 30 переключения блока

Выход элемента И 50 связан цепью

С 2 с четвертым входом элемента ИЛИ

84 и с первым входом элемента И 72.

Выход элемента И 61 связан цепью С4 с пятым входом элемента ИЛИ 84 и с первым входом элемента И 71, Выход элемента ИЛИ 84 связан цепью СО с входом запуска формирователя 49 импульсов и с инверсным входом одновибратора 50, выход которого связан с выходом 29 сброса блока 5. Тактовый вход формирователя 49 импульсов связан с входом 18 блока 5. Первый выход формирователя 49 связан цепью ТЗ

1453404

14 с вторыми входами элементов И 69 и

72. Второй выход формирователя 49 связан цепью Т4 с вторыми входами элементов И 70 и 71. Седьмой выход дешифратора 46 связан с четвертым входом элемента И 68, выход которого связан с входом одновибратора 51,вторыми входами элементов И 81, 82 и выходом 33 ВБР В/В блока 5. Выходы эле- 10 ментов И 62-64 связаны через элемент

ИЛИ 88 со стробирующим входом дешифратора 48. Выходы элементов И 65"67 связаны через элемент ИЛИ 89 со стробирующим входом дешифратора 47. Инверсные выходы дешифратора 47 связаны соответственно с вторыми входами элементов И-HE 92-99, выходы которых связаны -соответственно с первыми входами элементов И-НЕ 100-107. Вторые входы элементов И-HE 100-107 связаны соответственно с инверсными выходами дешифратора 48, а выходы элементов

И-НЕ 100-107 связаны с информационными входами узла 54. Двунаправленные входы-выходы узла 54 связаны с

ШД 48 DIIO-DB7. Выходы элемента И 69 связаны с вторыми входами элементов

И 73, 76 и 80, Выход элемента И 70 связан с вторыми входами элементов

И 77, 79 и вторым входом элемента ИНЕ 57. Выход элемента И†HE 57 связан с С-входом триггера 42, прямой выход которого связан с третьими входами элементов И 76, 79, обратный выход—

35 с его D-входом, третьим входом элемента И 73 и первым входом элемента

И 74, Выход элемента И 71 связан со вторым входом элемента И 74, выход которого связан с вторым входом эле- 40 мента ИЛИ 90, а выход последнего — с

R-входами триггеров 42 и 43, первым

R-входом триггера 44 и с первым Sвходом триггера 41. Выход элемента

И 73 связан с С-входом тригге1ра 43, 45 прямой выход которого связан с вторым входом элемента И 78. Выход элемента И . 76 связан с С-входом триггера 44, прямой выход которого связан с тре- . тьим входом элемента И 80 и с первым входом элемента ИЛИ 91. Выход элемента ИЛИ 91 связан с D-входом триггера 44, второй R-вход которого связан с выходом элемента И 7?. Выходы элементов И 78-80 связаны соответст55 венно с D-входом, С-входом и вторым

S-входом триггера 41. Выход элемента

И 72 связан с вторым входом элемента

И 75,. выход которого связан с R-входом триггера 41, а прямой выход последнего связан с 0-входом триггера

43, вторым входом элемента ИЛИ 91 и цепью РЕЗУЛЬТАТ (РЕЗ) - со вторыми входами элементов И 62, 63, 65, 66 и инверсными вторыми входами элементов

И 64, 67. Выход элемента И 62 связан с выходом 35 ввода блока 5, инверсный выход одновибратора 51 связан с третьим входом элемента И 81 и инверсным входом одновибратора 52, выход которого связан с четвертым входом элемента И 81 и выходом 32 ГТ блока 5. Выход элемента И 81 связан с выходом 31 вывода блока 5.

Регистр 39 представляет собой микросхему типа К155ТМ8. Формирователь 49 импульсов состоит иэ пересчетной схемы (счетчика) и элементов

И, что обеспечивает выделение, напри" мер, третьего и четвертого импульсов из последовательности импульсов E 0 под действием запускающего сигнала

СО (временные диаграммы работы формирователя, изображенные над ним).

Узел 54 двунаправленной передачи данных представляет собой переключатель шин с тремя состояниями на выходах и ! может быть выполнен на двух микросхемах типа К589АП16. Мультиплексор 53 обеспечивает выборку одного типа из байта, передаваемого по шинам DO-D7 по адресу, укаэанному кодом в шинах

А8-АIО. Одновибраторы 51 и 52 обеспечивают формирование импульсов длительностью примерно 6 и 8 мкс соответственно,.

Входы и выходы элементов и блоков

IIK имеют следующее назначение.

Сигнал FО по цепи 18 (фиг.l) . обеспечивает работу БОЛУ 5, а именно образование на выходе формирователя 49 импульсов (фиг.2) двух импульсов ТЗ и Т4 длительностью по

100 нс (временные диаграммы работы формирователя 49, фиг.2).

Сигналы Fl и F2 по цепям 19 и

20 обеспечивают синхронизацию работы операционного блока 1. Кроме того, сигнал F2 обеспечивает совместно с сигналом SYNC (сигнал начала цикла с выхода 23 операционного блока 1) образование на выходе элемента И-НЕ

56 импульса STB, Сигнал DB по цепи 21 формируется операционным блоком 1 при считывании информации с шины 24 DO-D7 в операционный блок 1 и активизирует работу

145 3404

16 узлов ПК для выдачи информации в операционный блок.

Сигнал WR по цепи 22 формируется операционным блоком 1 при выдаче информации с операционного блока 1 в шину 24 и активизирует работу узлов

ПК.

Сигнал SYNC по цепи 23 формируется операционным блоком 1 всякий раз, когда начинается машинный цикл обработки команды в операционном блоке (фиг.3}. Сигнал SYNC обеспечивает синхронную работу БОЛУ 5 с выполнением команд в операционном блоке 1.

Сигнал R no цепи 28 формируется при включении питания ПК и обеспечивает установку узлов ПК в исходное состояние, Сигнал сброса операционного блока

1 по цепи 29 образуется в БОЛУ 5 по завершении обработки инструкции ВХОД, ВЫХОД, ВЕТВЬ. Данный сигнал обеспечивает ускоренный переход операционного блока 1 на обработку следующей инструкции РП, минуя выход из обработки через подпрограмму перехода.

На выходе 30 БОЛУ 5 формируется сигнал переключения коммутатора 12, чем обеспечивается адресация операционного блока 1 к блоку 3 памяти, если сигнал имеет состояние лог. "1" или адресация к блоку 2, 4-1 или 4-2 памяти., если сНТ.íàë имеет состояние лог. "О".

Сигнал STB по цепи 31 синхронизи-. рует начало работы БОЛУ 5, а также процесс установки операционного блока 1 в режим ожидания и выход из не- го °

Сигнал ГТ по цепи 32 формируется

БОЛУ 5 для установки операционного блока 1 в режим ожидания, что осуществляется при передаче информации с блока 3 памяти в каналы вывода ПК и при приеме информации с -каналов ввода в блок 3 памяти.

Сигнал ВБР/В/В на выходе 33 фор- мируется при обращении IIK к каналам ввода-вывода. и активизирует их ра-. боту.

Сигнал вывода на выходе 34 формируется при выдаче информации с ПК в каналы вывода и обеспечивает запись информации, например, в регистры моделей вывода.

Сигнал ввода на выходе 35 форми= руется при приеме байта информации в ПК с каналов ввода и обеспечивает синхронизацию их работы.

Сигналы W0 и STACK образующиеся на выходах регистра 39, являются сигналами слова состояния операционного блока l. Сигнал WÎ обусловливает работу операционного блока 1 по выводу информации из него и активизирует работу узла 54 двунаправленной передачи данных. Сигнал STACK обусловливает считывание информации в операционный блок по адресу, указанному в его внутреннем стековом регистре, и обеспечивает формирование управляющего сигнала с дешифратора 45 при выполнении операционным блоком 1 первой команды POP Н обработки инструкции PII.

Сигнал С1 с выхода элемента И 59 обеспечивает работу узлов ВОЛУ 5 при обработке инструкции группы ВЕТВЬ.

Сигнал С2 с выхода элемента И 60 обеспечивает работу узлов ВОЛУ 5 при обработке инструкции группы ВХОД. .Сигнал С4 с выхода элемента И 61 обеспечивает работу узлов БОЛУ 5 при обработке инструкции группы ВЫХОД.

Импульсы ТЗ и Т4 с выходов формирователя 49 импульсов обеспечивают последовательность срабатывания от" дельных элементов БОЛУ 5.

Сигнал РЕ3 с выхода триггера 41 обусловливает результат обработки последовательности инструкции PH,образующих одну логическую цепь.

Сигнал СОСТ с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 55 обусловливает результат обработки инструкции ВХОД.

Сигнал, образующийся на выходе мультиплексора 53, обусловливает состояние анализируемого канала ввода и называется битом состояния канала ввода.

Сигнал, образующийся на выходе элемента ИЛИ 88, обеспечивает установку в состояние лог. "1" обрабатываемого канала вывода. А сигнал, образующийся на выходе элемента ИЛИ

89, обеспечивает установку обрабатываемого канала вывода в состояние лог. "0".

Работает ПК следующим образом.

После включения питания одновибрвтор 7 формирует импульс К устанавливающий триггеры 9, 44, 40 и 42, счетчик 10, регистр 39 и операционный блок 1 в состояние лог. 0, а н и I триггер 41 — в состояние лог. "1".

° 18

17

1453404

5, элементы И-НБ 92-107 на информа" ционные входы узла 54. Посредством сиГналов WO (лога "1") и DB (логе 0") узел 54 передает код 00!6 на выходы

37 DBO-DB7, а выходы DO-D7 устанавливают в третье высокоимпедансное состояние. Код 00 поступает через шину 38 в блок 3 и под действием сигнала WR по цепи 22 записывается в соответствующую ячейку. Таким Образам, происходит очистка всех ячеек блока 3.

После очистки блока 3 операционный блок 1 переходит на подпрограмму тестирования блока 2 памяти на несуществующие инструкции РП(фиг.5 и 7).

При этом операционный блок 1 в шину

26 выставляет адреса от 2100f до

ЗРРР< и формирует в цепи 21 сигнал

DB, посредством чего с блока 2 в шину 38 поступает байт считываемой информации. Данный байт поступает на входы 37 ВОЛУ 5. Посредством сигналов WO (лог. "0 ) и DB (лог. "1") блок 54 передает считанный байт с входов 37 на свои выходы 36 DO-D7.

Таким образом, данный байт поступает на выходы БОЛУ 5 и через шину 24— в операционный блок 1.

В следующей подпрограмме (фиг.5, 8 и 9) обрабатывается контрольная

РП. Контрольная РП содержит все инструкции, из которых строится РП. Процесс обработки инструкций поясняется ниже. В контрольной РП имеется специальная конструкция, посредством которой обеспечивается выход операционного блока 1 из обработки контрольной РП. При положительном результате тестирования операционный блок l.переходит на подпрограмму обмена информацией с каналами ввода-вывода, причем сначала осуществляется передача информации (в первом цикле обмена информацией являются коды 001 ) из области состояний каналов вывода блока

3 в каналы вывода ПК, а затем прием информации из каналов ввода ПК и зались ее в область состояний каналов ввода блока 3.

Каналы ввода-вывода подключаются в ПК посредством шины 26 и шины 24 соответственно своими адресными шинами и шинами данных.

Передача информации в каналы вывода осуществляется следующим обра.зом (фиг.10). Операционный блок 1 считывает из соответствующей области

При этом в цепи 30 устанавливается сигнал лог. "0" и коммутатор 12 на" ходится в исходном состоянии. В цепи

32 ГТ будет лог. "0" поэтому на ин° р

5 версном выходе триггера 8 будет лог.

"!", чем обеспечивается разрешение работы операционному блоку 1. Операционный блок 1 формирует на своих адресных выходах код 0000

ИЛИ "17", на вход считывания блока

4-2. Вследствие этого на первой ячейке блока 4-2 считывается первый байт команды, который поступает по шине

24 в операционный блок 1. Операционный блок также формирует сигнал DB, который по цепи 21 поступает на счетный вход счетчика 10. Далее операционный блок 1 формирует адреса 000116 и 00021 и аналогичным образом считы- 25 вает два следующих байта команды из блока 4-2, При этом после третьего импульса DB на первом и втором выхоlI ° ff дах счетчика 1 0 образуются ло г . 1 благодаря чему н а выходе элемента И

1 3 будет ло г ° " 1 " и триггер 9 устаt1 1 fl н авлив ае т ся в состояние ло г . 1

Посредством этого элемент И 1 5 s ак рывае т ся, а открывается элемент И 1 4, Первой командой, счит анной в oneр ационный блок 1 иэ блока 4 - 2, является тр ехб ай то в а я команда I !I1P ADR (б е з у сло в ный переход и о адресу, указ анному в команде), посредством которой операционный блок 1 переходит 4р на подпрограмму очистки блока 3 памяти (фи г . 5 и 6 ) . В начале обработки каждой команды операционный блок 1 на своих информационных выходах устан авлив а е т коц слова со с то яния и фор- 45 миру е т импульс SY NC в цепи 2 3 ° Под действием импульсов SYNC u F 2 на выходе элемента И- НЕ 5 6 образуется сигн ал S TB, который поступает на С- вход регистра 3 9 и в последние записываются два I e p Bblx разряда кода слова состояния . Когда операционный блок 1 . для очистки ячеек блока 3 в шину 2 6 выставляет адрес о т 2 0 0 0<6 до 20FF1, а в шину 24 выставляет код 00,6 и формирует сигнал WR в цепи 22, то на первом выходе регистра 39 будет сигнал WQ (лог, "0") и код 00 6 переда- ется из шины 24 через входы 36 БОЛУ

1453404

20 блока 3 первый байт состояний каналов вывода, затем на своих адресных выходах 25 выступает адрес первых восьми каналов вывода, при этом н шинах А8-А13 формируют код 111111, Под действием сигнала STB триггер 40 устананливается в состояние лог. "1" .и активизируется дешифратор 46. Посредством кода 111 в шинах Аll-А13 на последнем ныходе дешифратора 46 образуется сигнал лог. 1"1, тогда посредством кода 111 н шинах А8-A10 на выходе элемента И 68 образуется сигнал ВБР В/В, который активизирует работу каналов вывода и запускает одновибратор 5). На выходе одновибратора 51 образуется импуг..ьс лог."0", который обеспечинает запуск одноаибратора 52 (временные диаграммы работы на фиг.2). Также операционный блок 1 на шину 24 выставляет код передаваемого байта состояний каналов вывода и формирует сигнал M/Р н цепи

22. При обрабатывании однонибратора

52 на его выходе образуется сигнал, .ГТ (лог. "1"). При этом элемент И

81 остается закрытым посредством сигнала лог, "0" с выхода одновибратора

51. А сигнал ГТ (лог,, "1") поступает на К вЂ вх триггера 8, вспедстние чего триггер 8 устанавливается н состояние лог. "1" посред< твом сигнала

STB приходящего на его S-вход. На инверсном выходе триггера 8 образуется лог. "0" и операционный блок 1 устанавливается н " .жим ожидания (фиг.4). Такая задержка. работы операционного блока необходима для устойчивой передачи информации по шине

24 в удаленные от ПК каналы вывода, Процесс ожидания определяется временем работы однонибратсра 52, Через интервал примерно 6 мкс на выходе од1ю1 новибратора 51 образуется лог. посредством чего на вь.ходе элемента

И 81 образуется импульс, поступающий на выход 34. Через интервал примерно 8 мкс. с момента срабатывания одновибраторов 51 и 52 на выходе од1I It новибратора 52 образуется лог. 0 вследствие чего на инверсном выходе

tI I1 триггера 8 образуется си гн ал ла г „ 1 разрешающий продолжение работы операционному блоку 1 . 3 а т ем н к ан алы вывода передается сл едующий байт информации и т . д .

Прием йнфо рмаци и с каналов ввода осуществляется следующим образом (фиг . 1 1 ) .

ЗО

50 Операционный блок 1 на своих адресных выходах 25 выставляет адрес первых восьми каналов ввода, при этом в шинах А8-А13 формируется код

111111 . Аналогичным образом на выходе элемента И 68 образуется сигнал

ВБР В/В, который поступает в каналы ввода. Аналогичным образом срабатывают одновибраторы 51 и 52 и опера" ционный блок 1 устанавливается в режим ожидания. Но кроме этого операционный блок формирует сигнал DB посредством которого на выходе элемента И 82 образуется сигнал ввода, поступающий на выход 35 ПК. Байт информации с выбранных каналов ввода поступает по шине 24 на информацион— ные входы операционного блока 1 и заносится н него, а затем с операционного блока l поступает в соответствующую ячейку области памяти состояний каналов ввода блока 3. После этого с каналов ввода считывается следующий байт информации и т.д.

После завершения подпрограммы обмена информацией с каналами вводавывода информационный блок 1 переходит на подпрограмму обработки РП (фиг.5).

РП строится из последовательности инструкций, образующих ступенчатую электрическую схему управляемоro обьекта, состоящую из ряда логических цепей,.

В таблице приведены основные инструкции, обрабатываемые ПК.

Каждая инструкция РП занимает два байта н блоке 2 памяти.

Обработка инструкций осуществляется следующим образом.

В с"еконый регистр операционного блока 1 записывается код 2100,6, соответствующий начальному адресу РП н блоке 2, по мере считывания инструкций из блока 2 каждый раз происходит инкрементация стеконого регистра операционного блока на дна и так продоли жается до появления инструкции Конец программы . При появлении инструкции пКонец программып операционный блок 1 программно переходит .на подпрограмму обмена информацией с каналами ввода-вывода.

Обработка инструкций РП занимает разное время в зависимости от групп инструкций. Инструкции группы В1.ТВЬ обрабатываются н ВОЛУ 5 за одну команду РОР Н (считывание инструкции по адресу, указанному н стековом ре1453404

22 гистре, и загрузка ее во внутренние

Н, Ь-регистры операционного блока).

Команда POP Н хранится в первых ячейках блока 4-1 и выбирается адресом

îîîî„, .

Считываемая из блока 2 инструкция группы ВЕТВЬ поступает по шине 38 на входы 37 БОЛУ 5. Так как в цикле считывания формируются сигналы WO (лог.

"0") и DB (лог. "1"), то узел 54 передает считанный байт в шину 24; DOD7. Таким образом, первый байт (младший байт) инструкции поступит в операционный блок 1. При считывании младшего байта инструкции при выполнении команды POP Н в регистр 39 записывается слово состояния операционного блока 1, в котором присутствует сигнал STACK. Также под действием сигнала STB триггер 40 устанавливается в состояние лог. "1". Однако остальные узлы БОЛУ 5 не срабатывают.

При считывании старшего байта инструкции группы ВЕТВЬ под действием сигналов STACK, DB и АΠ— лог. "1" иа выходе элемента И 59 образуется сигнал Сl (лог. "1"), который разрешает работу дешифратору 45. Тогда на одном из выходов последнего образуется сигнал НВТ., КВТ или ЛИНИЯ, вследствие чего на выходе элемента ИЛИ 84 образуется сигнал СО, который поступает на вход запуска формирователя

49 импульсов. Формирователь 49 сформирует импульсы ТЗ и Т4. Также по заднему фронту сигнала CO сработает одновибратор 50 и íà его выходе 29 образуется импульс сброса, который поступает через элемент ИЛИ 16 на вход сброса операционного блока 1.

При этом операционный блок 1 уста-!! !! навливается в состояние лог.. О,затем устанавливает на своих адресных выходах код 0000« и происходит снова обращение к первым ячейкам блока

4-1 в которых записана команда

POP Н, т.е. происходит переход на считывание следующей инструкции РП.

Сигналы Cl, KBT (HBT), ТЗ, Т4 обеспечивают срабатывание триггеров 4144.

Если считанная инструкция относится к группе ВХОД или ВЫХОД, то аналогичным образом на выходе элемента И 59 образуется импульс Сl и разрешается работа дешифратору 45, однако на его выходах сигналы не образуются. Поэтому при выполнении команды POP П импульсы ТЗ и Т4 не формируются.

Обработка инструкции группы ВХОД осуществляется на две команды операционного блока: POP H и МО Y ЕИ (считывание байта из блока 3 по адресу, указанному в Н, L-регистрах, и загрузка байта во внутренний А-регистр операционного блока). Таким образом, при выполнении команды MOVEM операционный блок,l выставляет на своих адресных выходах код инструкции РП, при этом в шины АО-А7 поступает код младшего байта инструкции РП, т.е.

15 код, определяющий адрес байта в блоке 3, а в шины А8-А15 поступает код старшего байта инструкции РП. Посредством кода в шинах All-А13 на выходах дешифратора 46 образуется сигнал4 1или + - соответствующий мнемонике ин20 струкции РП. Тогда на выходе элемента ИЛИ 85 образуется сигнал лог. "1".

Так как выполнение команды MOVEM сопровождается формированием сигнала

DB то на выходе элемента И 60 образуется сигнал С2, который через. элемент ИЛИ 84 запускает формирователь

49 и задним фронтом запускает однавибратор 50. Кроме того, с выхода эле30 мента ИЛИ 85 сигнал лог. 1 поступает через элемент ИЛИ 87 по цепи 30 на управляющий вход коммутатора 12, благодаря чему последний подключает свои вторые входы к цепям А8-А15 ши35 ны 26, Таким образом, в шину 26 поступает код 20 NN, где NN — код в шинах АО-А7. Значит происходит обращение к блоку 3. Считанный из блока

3 байт информации содержит бит со40 стояния необходимого канала ввода данной обрабатываемой инструкции РП.

Байт информации поступает через входы DO-D7 узла 54 на информационные

45 входы мультиплексора 53, на адресные входы которого поступает с шин А8А10 код, соответствующий номеру бита в байте состояний каналов ввода.Тогда на выходе мультиплексора 53 выделяется бит информации, код которого соответствует состоянию канала ввода.

Этот код поступает на вход элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 55,.на выходе которо-!!

ro образуется сигнал лог. 0 или лог. "1" в зависимости от типа обрабатываемой инструкции группы ВХОД и в зависимости от состояния канала ввода. При этом на выходе .элемента 55 будет состояние лог. "О", если обра23

1453404

24 батывается инструкция типа - - и состояние канала ввода равно лог. ")" или, если обрабатывается инструкция типа +f- и состояние канала ввода равно лог. О . На выходе элемента и 11 5

55 образуется лог 1, если обрабатывается инструкция типа 11- и состояние канала ввода равно лог. "0 или, если обрабатывается ин(трукция типа +f- и состояние канала ввода равно лог. "1".

Сигнал СОСТ с выхода элемента

ИСКЛМЧА1ОЩЕЕ ИЛИ 55 поступает на первый вход элемента И 75. Таким образом, если сигнал СОСТ равен лого"1", то под такты С2 и ТЗ через элементы

И 72 и 75 триггер 41 устанавливается в состояние лог. "О".

Но завершении выполнения команды

M0 (EÌ по заднему фронту сигнала DH на выходе элемента ИЛИ-НЕ 58 образуется сигнал лого "1" и триггер 40

I! устанавливается в состояние лог, 0 дешифратор 46 закрывается и на выхо- 25 де элемента ИЛИ 87 образуется сигнал лог. "О", вследствие чего коммутатор

12 переключается в исходное состояние.

На выходе однбвибратора 50 формируется импульс сброса операционного блока 1, таким образом, обработка инструкции группы ВХОД завершается,.

Обработка инструкции группы ВЫХОД осуществляется за три команды опера35 ционного блока 1: РОР Н, МОуЕМ и

M0VME (запись ба1;-.а в блок 3 по адресу, указанному в й, Етрегистрах).

Аналогичным образом из блока 2 считывается инструкция, из блока 3 считывается байт, содержащий бит состояния канала вывода, соответствующего инструкции, при этом формирование сигналов С2 и Cl не происходит. А далее при выполнении команд NO%ME 45 ранее считанный операционным блоком

1 байт состояния пер=сылается из операционного блока 1 через шину 24, ВОЛУ 5, шину 38 обратно в блок 3.

При этом под действием сигнала ЯТВ триггер 40 устанавливается в состояние лог. "1" и разрешает работу дешифратору 46. На адресные входы дешифратора 46 поступает код из L-регистра операционного блока 1, кото55 рым является код старшего байта обрабатываемой инструкции РП. Таким образом, на втором, третьем, четвертом или пятом выходах дешифратор» 46 образуется сигнал -(7-, -ф-, -Яили -ф — в зависимости от типа обрабатываемой инструкции группы ВЫХОД.

Тогда посредством элементов ИЛИ 86 и 83 в цепи 30 образуется сигнал, обеспечивающий коммутатору 12 подключение к цепям А8-А15 шины 26 своей второй группы входом, чем дости" гается адресация к блоку 3. Сигналы, соответствующие -Ст-, -то-, -Оили -ф-, с выходов дешифратора 46 поступают на две комбинационные схемы, одна из которых состоит из элементов И 62-64 и элемента ИЛИ 88, а другая — из элементов И 65-67 и элемента ИЛИ 89. В зависимости от типа обрабатываемой инструкции группы ВЫХОД и результата обработки логической цепи (состояния триггера 41) образуется сигнал лог. "1" на выходе элемента ИЛИ 88 или на выходе элемента ИЛИ 89. Например, результат обработки логической цепи равно лог. "1", тогда сигнал лого 1 образуется на выходе элемента ИЛИ 88 для сигналов, соответствующих -Q- и -Я- . Этот сигнал разрешает работу дешифратору 48, на адресные входы А8-А10 которого поступает код, который при выполнении команды MOVME соответствует адресу бита в передаваемом байте состояния в блок 3. Таким образом, на соответствующем выходе дешифратора 48 образуется сигнал лог. "О", а на остальных выходах дешифратора 48 и на всех выходах дешифратора 47 будут сигналы лог. "1", Передаваемый байт поступает на выходы DBQ-DB7 узла 54, при этом проходит через группы элементов

И-НЕ 92-, !07. Так как на входе одного из элементов И-HE 100 †1 с выхода дешифратора 48 поступает сигнал лог.

"О", то соответствующий бит в передаваемом байте состояния устанавливается в лог. "1", а остальные биты информации не изменяют своего состояния. Если результат обработки логической цепи равен лог. "О", то сигнал лог. "l" обрaçóåòñÿ на выходе элемента ИЛИ 89 для сигналов, соответствующих -О- и -Я-, и на определенном выходе дешифратора 47 будет сигнал лог. "0". Тогда в передаваемом байте информации происходит установка соответствующего бита в состояние лог. "0". Таким образом, в блок 3 записывается байт состояния каналов вывода, в котором при необ25

14 ходимости изменено состояние бита, соответствующего обработанной инструкции РП.

Группа Функция Инеионнка Код !

5 14 13 12 11 10 9 8 7 6 5 4 3 2 1 О

ВХОД Опрос состояния бита на включение

O О О

Адре с б ай та в блоке 3

Адрес бита в байте

О 1 О 1 О

Опрос состояния бита на выключение

Установка бита без фиксации

Очистка бита без фиксации

ВЫХОД о о

О 1 1 О О

Адрес бита в байте

Адрес байта в блоке 3 а 1 1 О о о о о о о о о о о о о о о о о о

1 1

1 1 о о о о о о в о о о о о о о о о о о о о о о о о о о о о о о о о о

О 1 О а о о о а

О О

Фаз. т а

При выполнении команды MOVME в цепи 22 формируется сигнал MR, посредством которого на выходе элемента И

61 образуется импульс С4. Тогда аналогичным образом формируются сигналы

СЦ, Т3 и Т4. Если инструкция группы

YCY0IIOBKB бита с фиксацией

Очистка бита с фиксацией

ВЕТВЬ Начало ветки

Конец ветвей

Линия (нет операций)

ПЕРЕХОД Конец про(раины

Выход пз тестовой РП (специальная инструкция) 53404 26

ВЫХОД является последней в логической цепи,-происходит установка TpHI геров 42-44 в состояние лог. "0", а триггера 41 - в состояние лог. "1".

Затем по заднему фронту импульса СО срабатывает одновибратор 50 и происходит сброс операционного блока 1.

Также по заднему фронту сигнала MR триггер 40 устанавливается в состояние лог. "Опк !

1453404

+ma. 2 (проЪьтхение) 1 453404

Тест нэ обработну контрольной програиы

Загрузке в Н1- регистр начального впреса рабочей программы блока 2

Чтение из блока 2 по адресу в HL-регистре

Определение четного или нечетного адресе

Фиг.7

14S3404 ла ла

Результат превкпькнй

Останов контроллера

Фнг В

Загрузка е Нб-регистр елреса области блока 3 лая хранение контроль, ной протравам ка ь М«регистр ното алреса кокт» ролькой прогревы, которая хранится в.оаоее

4-2

Чтение байта кэ блока

4-2 по апресу в РЕ-регистре н запись в блок

3 по апресу в 34-регистре

Увеличение coaepeesего

1Е- н Нб-регистров нв сливину

Сравнение на aocaezний адрес контрольной

apo8pe6il нет оследннй апрео

Загрузка контрольного состонннк вколов к питонов е блок 3

Загрузке количества циклов выполнения програмнВ

Загрузке е ФР-регистр качельного кпреса нсвт роэьнов протрава

Нерелол кэ выполвеэве контролькой ппограц тиент

omoae кэ тестовой прогрею

Сравнение не щрл во вмподвеппьл пинков.

Чтение кэ блока 3 результате внпслвеявкв контрольной аро

Нров ерка результата внпслнешсв

1453404 последний л выво

Фиг.IO

Фиг.II

Редактор Г.Волкова

Тираж 668

Подписное

Заказ 7817.

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 ег в

C-реги адреса да дер стр

Составитель М, Силин

Техред Я.Дидык Корректор М. Пожо