Запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминаюгцим устройствам, и может найти применение в микропроцессорной,технике . Целью изобретения является повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит регистр 12, инвертор 13, первую и вторую группы элементов И 16, 17, первую и вторую группы ключевых элементов 14, 15 с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„80„„1460240 А1 (5П 4 С 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4282215/24-24 (22) 13.07.87 (46) 23.02.89. Бюл. И 7 (72) В.С.Погорелов, Я,И.Торошанко, В.А.Каустов и С.Г,Овраменко (53) 681.327,6 (088.8) (56) Циденко В.jI. и др. Проектирование микропроцессорных измерительных приборов и систем. — К.: Техника, 1984, с. 37-39, рис. 22, Авторское свидетельство СССР

Ф 1361 623, кл. С 11 С 11/00, 1986. (54) ЗАПОК4НА10ЩВЕ УСТРОИСТВО (») Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может найти применение в микропроцессорной технике. Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство содержит регистр 12, инвертор 13 первую и вторую группы элементов И 16, 17, первую и вторую группы ключевых элементов 14, 15 с

1460740 соответствующими связями. Перечисленное оборудование позволяет перестраивать структуру матричного накопителя 1 в зависимости от режима работы устройства. В режиме прямого доступа

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может найти применение в мини- и микро-3ВМ и микропроцессорной технике, 5

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена функциональная схема запоминающего устройства.

Устройство содержит матричный накопитель 1, состоящий из блоков 2 памяти, первый дешифратор 3, второй дешифратор 4, две группы регистров 5, вход 6 записи-считывания, информационный вход-выход 7, адресные входы

8 первой группы (младшие разряды) и . второй группы 9 (старшие разряды), вход 10 разрешения прямого доступа, вход 11 логической единицы, регистр

12, инвертор 13, ключевые элементы

14 первой группы, ключевые элементы

15 второй группы, элементы И 16 и 17.

Накопитель 1 разбит на две матрицы. Первая матрица представляет собой базовый накопитель (на черте" же — первая и вторая строки накопителя 1), а вторая матрица — информационный накопитель (на чертеже условно показана только одна последняя строка матрицы).

Блоки 2 памяти - это блоки полупроводниковой памяти, имеющие два входа выборки, Дешифратор 3 — обычный потенциальный дешифратор. Дешифратор 4 имеет кроме информационных (адресных) входов еще управляющий вход (например, микросхемы К55ИД4, К55ИД7). На одном из выходов его сигнал дешифрации появляется только при подаче сигнала на его управляющий вход, при этом длительность выходного сигнала равна длительности сигнала на управляющем входе дешифратора. Регистры 5 и 12 — обычные блокируются все строки накопителя 1, кроме одной, что позволяет увеличить объем памяти для прямого доступа, передаваемой в одном цикле. 1 ил, 2 ре гис тры, например, К5 55TM9. Элементы 14 и 15 представляют собой повторители, имеющие трехстабильные выходы. Могут быть использованы микросхемы К555ЛП8, К580ВА86, К585АП16.

Вход 11 логической единицы представляет собой вход, подключенный к выходу инвертора с заземленным входом, поэтому на нем всегда (при включенном питании) присутствует сигнал логической единицы. Этот сигнал может быть сформирован внутри запоминающего устройства (ЗУ) и не заводится извне. Входы 6 и 8-10, а также входвыход 7 ЗУ связаны с соответствующими выходами процессора. Кроме того, вход 6, вход-выход 7 и входы 8 и 9

ЗУ имеют связь с каналом прямого доступа к памяти (каналом ПДП).

ЗУ имеет два режима работы — основной и режим прямого доступа.

Рассмотрим основной режим работы.

Поскольку объем памяти ЗУ значительно превышает объем прямо адресуемой памяти, равный 2 ячеек памяти, где

n — разрядность адресной шины процессора, то для работы процессора необходимо сформировать рабочую страницу, равную по объему прямо адресуемой памяти и содержащую 2 блоков памяти. Страница организуется таким образом, что от каждой строки накопителя 1 берется только один блок 2 памяти (любой, но тот, который понадобится на данном этапе вычислений) °

Формирование рабочей страницы осуществляется программным способом с помощью регистров 5 и дешифратора 3.

Так как информационные входы регистров 5 подключены к информационному входу-apixopó 7 устройства, а посредством второго дешифратора 4 их входы выборки связаны с адресными входами

8 и 9 устройства, то эти регистры являются программно доступными, 1460740

1О

2П

3!>

4П

В первой матрице разрешающий потенциал с выхода регистра 5 поступает на соответствующий блок 2 памяти непосредственно, а во второй — через элемент 14, который открыт высоким потенциалом, поступающим с выхода инвертора 13 на его вход выборки, поскольку при основном режиме работы

ЗУ на вход 10 разрешения прямого доступа от процессора поступает низкий потенциал. Элементы 15 при этом закрыты. Блоки 2 памяти, на второй вход выборки которых поступает разрешающий потенциал с соответствующего регистра 5, будем называть полувыбранными. . В процессе выполнения программы процессор выставляет на шину адреса различные коды, первая группа адреса подается на адресные входы всех блоков 2 памяти, а вторая группа— на входы первого дешифратора 3. Один из выходов дешифратора получает возбуждение,и этот сигнал поступает на одну из строк базового или информационного ЗУ. В базовом накопителе этот сигнал поступает на один вход соответствующего элемента И 17, на другой вход подается разрешающий потенциал с выхода инвертора 13. С выхода элемента И 17 разрешение подается на первые входы выборки и всех блоков 2 строки. В информационном накопителе выход первого дешифратора 3 поступает навход элемента 14 соответствующей строки, а с его выхода— на первые входы выборки всех блоков

5 памяти своей строки.

Теперь в соответствующей строке накопителя 1, к которой производится обращение, только один блок 2 памяти, а именно полувыбранный, становится выбранным и обращение производится только к нему. Если процессор закончит обработку информации в выб-. ранной конфигурации рабочей страницы, он может сформировать новую рабочую страницу с другими блоками 2 памяти. В этом режиме работы ЗУ процессору доступен любой блок 2 памяти, причем все блоки 2 памяти в пределах одной строки занимают одну и ту же часть адресного пространства, т.е. являются как бы близнецами.

Адресация ячеек памяти в-рабочей странице возрастает сверху вниз, т.е. рабочая страница памяти имеет вертикальную адресацию.

В случае необходимого прямого доступа к памяти контроллер прямого доступа подает в процессор сигнал захвата, в ответ на который процессор подает на вход ЗУ 10 высокий потенциал разрешения прямого доступа, а сам переводит в высокоимпедансное состояние свои выходные шины данных, записи-считывания и адреса.

ЗУ переходит в режим прямого доступа.

Проинвертированный сигнал разрешения прямого доступа поступает с инвертора 13 на входы элементов И 17 всех строк базового ЗУ в виде запрещающего сигнала, все элементы И 17 закрыты и все строки базового ЗУ заблокированы па первым входам выборки блоков 2 памяти. Одновременно в строках информационного ЗУ закрываются выходы элементов 14 (переводятся в высокоимпедансное состояние) низким потенциалом, поступающим на их вход выборки с выхода инвертора 13. На один из входов И 16 в каждой из строк информационного ЗУ поступает высокий потенциал разрешения прямого доступа с входа 10. На другие входы элементов И 16 заведены соответствующие выходы дополнительного регистра 12.

Этот регистр, как и регистры 5, является программно-доступным. В него так же, как и в регистры 5, ° процессор записывает программным способом кад той строки информационного ЗУ, которая в очередном цикле прямого доступа предоставлена каналу прямого доступа.

Запись информации в регистр 12 производится процессором до выдачи сигнала разрешения прямого доступа на вход 10 ЗУ. В регистр 12 записывается унитарный код номера строки, вследствие чего только один его вв1ход устанавливается в единичное состояние; Этот выход заведен на элемент

И 16 одной из строк информационного

ЗУ, Разрешающий потенциал с выхода этого элемента поступает на вход выборки элемента 15 и открывает его выходы. При этом сигнал логической единицы с входа 11 логической единицы через элемент 15 данной строки накопителя 1 поступает на первые входы выборки блоков 2 памяти и делает их полувыбранными.

Таким образом, в режиме прямого доступа в ЗУ блокированы все строки базового ЗУ и строки, кроме одной, 1460740

30 информационного ЗУ, а доступной для работы осталась только одна (запрограммированная заранее) строка информационного ЗУ. Контроллер прямого доступа (не показан) выдает на адресные входы 8 и 9 начальный адрес обмена, далее производится быстрая загрузка (устройство прямого доступа выдает на информационный вход-выход 7 ЗУ информацию) или выгрузка данной строки накопителя 1. При этом контроллер прямого доступа подает на вход 6 ЗУ соответствующие сигналы. Устройству прямого доступа предоставлена память большого объема и смена информации в строке происходит очень быстро.

В режиме прямого доступа адресация памяти в строке горизонтальна, т,е, первый блок 2 памяти имеет начальный адрес О, а последний блок памяти имеет конечный адрес 2 -1. . И

В процессе ввода (или вывода) информации в данную строку (или из нее) адреса на адресных входах 8 и 9 изменяются, при этом на выходах первого дешифратора 3 носледовательно возбуждается один из выходов и через элемент 15 подается на второй вход выборки соответствующего блока 2 памяти строки, в результате чего только этот блок 2 памяти становится выбранным и обращение производится только к нему. По окончании пересылки информации контроллер прямого доступа сообщает об этом процессору, послецний снимает высокий потенциал разрешения прямого доступа с входа

10 ЗУ, и последнее переходит в основной режим работы.

Формула изобретения

Запоминающее устройство, содержащее матричный накопитель, два дешифратора, две группы регистров, информационные входы которых соединены с .информационным входом-выходом матричного накопителя и являются информационным входом-выходом устройства, вход записи-считывания матричного накопителя является входом записисчитывания устройства, адресные входы матричного накопителя являются адресными входами первой группы устройства, входы первого дешифратора явля35

55 ются адресными входами второй группы устройства, входы второго дешифратора соединены соответственно с входами первого дешифратора, адресными входами и входом записи-считывания матричного накопителя, а выходы, кроме последнего, второго дешифратора соединены с входами выборки соответствующих регистров первой и второй групп, выходы регистров первой группы соединены с соответствующими входами выборки столбца первой группы матричного накопителя, о т л и ч а ющ е е с я тем, что,с целью повышения быстродействия устройства, оно содержит регистр, инвертор, две группы элементов И, две группы ключевых элементов, причем информационный вход регистра соединен с информационным входом-выходом матричного накопителя, а вход выборки — с последним вы-. ходом второго дешифратора, вход инвертора является входом разрешения прямого доступа устройства и соединен с первыми входами элементов И первой группы, а выход инвертора соединен с входами выборки ключевых элементов первой группы и с первыми входами элементов И второй группы, выходы которых соединены с соответствующими входами выборки строки первой группы матричного накопителя, а вторые входы— с соответствующими выходами первого дешифратора и с соответствующими входами, кроме последних, ключевых элементов второй группы, последние входы которых подключены к шине потенциала логической единицы устройства, входы выборки ключевых элементов второй группы соединены с выходами соответствующих элементов И первой группы, вторые входы которых соединены с соответствующими выходами регистра, выходы регистров второй группы соединены с соответствующими входами, кроме последних, соответствующих ключевых элементов первой группы, последние входы которых соединены с соответствующими выходами первого дешифратора, выходы ключевых элементов первой группы соединены с соответствующими выходами соответствующих ключевых элементов второй группы и с входами выборки соответветствующих строк и столбцов второй группы матричного накопителя.