Матричный накопитель

 

Изобретение относится к полупроводниковым запоминающим устройствам на биполярных транзисторах. Цель изобретения - упрощение матричного накопителя . Поставленная цель достигается за счет уменьщения количества элементов 13, 14 смещения благода- ., ря объединению ячеек 2 памяти, входящих в один столбец. Накопитель содержит ячейки 1 памяти, ключевые злементы 2,3, элементы 5,4 выборки, нагрузочные элементы 6,7, элемент 8 стабилизации , элементы 13,14 смещения. 1 ил.

СаЮЗ С0ВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

50 4 G ll С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4205693/24-24 (22) 03.03.87 (46) 07.01.89.Бюл. У 1 (72) С.N.Èãíàòüåâ (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

Р 1312645, кл. С 11 С 11/40, 1987.

Авторское свидетельство СССР

У 1343443, кл. С 11 С 11/40, 1987.. (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ (57) Изобретение относится к полупроводниковым запоминающим устройствам

„„SU 1449996 А1 на биполярных транзисторах. Цель изобретения — упрощение матричного накопителя. Поставленная цель достигается эа счет уменьшения количества элементов 13, 14 смещения благодаря объединению ячеек 1 памяти, входящих в один столбец. Накопитель содер;кит ячейки 1 памяти, ключевые элементы 2,3, элементы 5,4 выборки, иагрузочные элементы 6,7, элемент 8 стабилизации, элементы 13,14 смещения.

1 ил.

144999б раж 590 Подписное

Изобретение относится к полупроводниковым запоминающим устройствам на биполярных транзисторах.

Цель изобретения — упрощение мат5 ричного накопителя.

На чертеже изображена принципиальная электрическая схема матричного накопителя.

Матричный накопитель содержит 1О ячейки 1 памяти, включающие ключевые элементы 2 и 3 на транзисторах, элементы 4 и 5 выборки на транзисторах, нагрузочные элементы 6 и 7 на резисторах, элемент 8 стабилизации на ре- 15 зисторе, адресные шины 9 и 10, раз-, рядные шины Il и 12, элементы 13 и 14 смещения, шину 15 нулевого по-: тенциала.

В режиме хранения состояния мат- 20 ричного накопителя поддерживаются за счет токов, протекающих в элементах 2 и 3 в направлении от шин 9 к шинам 10. Выборка строки матричного накопителя в режиме считывания информации осуществляется повышением потенциалов на соответствующих шинах

9 и 10, а нужный столбец выбирается включением токов считывания в соответствующие шины 11 и 12. Токи считы- 30 вания включаются в эмиттеры элемен— тов 4 и 5, принадлежащих выбранной строке, так как на базах этих элементов 4 и S установлены самые высокие потенциалы по отношению к остальным, связанным с ними по эмиттерам элементов 4 и 5 выбранного столбца матричного накопителя. Базовые потенциалы элементов 4 и 5 через эмиттерные д-и-переходы транслируются на шины 4р

1) и 12 выбранного столбца. Соотношение уравнений на шинах 11 и )2 идентифицирует состояние выбранной ячейки 1 памяти.

В режиме записи информации выбран- 5 ная ячейка 1 памяти при необходимости устанавливается в противоположное состояние посредством включения дополнительного тока записи в одну из шин.-ll и 12 выбранного столбца.

При этом элемент 4 или 5, в эмиттере которого увеличивается ток, входит в режим насыщения в результате увеличения падения напряжения на соответствующем элементе 13 или 14.

Напряжение на коллекторе элемента 4

ВНИИПИ Заказ 6970/49 Ти или 5 опускается ниже низкого базового уровня элементов 2 и 3 выбранной строки на величину напряжения отпирания р-и перехода коллектор-база элемента 4 или 5, что приводит к установке на его базе низкого уровня и запиранию связанного с ним по базе элемента 2 или 3.

Упрощение матричного накопителя достигается за счет уменъшение количества элементов 13 и 14 благодаря объединению ячеек 1 памяти, входящих в один столбец ° формула и з о б р е т е н и я

Матричный накопитель, содержащий элементы смещения на резисторах ячейки памятн, включающие два ключевых элемента и два элемента выборки на транзисторах, два нагрузочных элемента и элемент стабилизации на резисторах, первые выводы которых объединены и подключены к первой адресной шине накопителя, второй вывод резистора первого нагрузочного элемента подключен к коллектору транзистора первого ключевого элемента и базе транзистора второго ключевого элемента, второй вывод резистора второго нагрузочного элемента подключен к коллектору транзистора второго клю-. чевого элемента и базе транзистора первого ключевого элемента, эмиттеры транзисторов элементов выборки подключены соответственно к разрядным шинам накопителя, базы подключены соответственно к базам транзисторов ключевых элементов, первый вывод резистора элемента стабилизации подключен к эмиттерам транзисторов ключевых элементов, а второй вывод подключен к второй адресной шине накопителя, первые выводы резисторов элементов смещения подключены к шине нулевого потенциала накопителя, о тл и ч а ю шийся тем, что, с целью упрощения матричного накопителя, ячейки памяти в каждом столбце объединены в группы не менее, чем по две в каждой группе, коллекторы транзисторов элементов выборки объединены и подключены соответственно к вторым выводам резисторов элементов смещения.

Произв.-пслигр. пр-тие, г. Ужгород, ул. Проектная, l