Устройство для деления
Изобретение относится к вычислительной технике и может быть использовано при построении специализированных ЭВМ и систем управления. Цель изобретения - расширение класса решаемых задач за счет вьтолнения операции деления комплексных чцсел. Устройство содержит регистры 1-4 сумматоры 5-12, сдвигатели 13-16, элемент Исключающее ИЛИ 17 и обуславливает приближение (путем выполнения алгебраического сложения и сдвига) комплексного делителя к единице, а комплексного делимого - к комплексному частному. 1 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛ ИСТИЧЕСНИХ
РЕСПУБЛИК
yD 4 G 06 F 7/52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 41 449! 2/24-24 (22) 04. 11, 86 (46) 28.02.89. Бюл. В 8 (71) Кировский политехнический институт (72) И.В. Санников и А.Н. Чуватин (53) 681 .325.5(088,8) (56) Decpain А.М. Fourier Transform
Computers Using C0RDIC Iterations.—
IEEE Trans. on Comput., 1974, vc -23, N - 10, р, 993-1001.
Авторское свидетельство СССР
11 417790, кл. G 06 F 7/52, 1972. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ
„„SU„„1462295 A1 (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных 3ВМ и систем управления.
Цель изобретения — расширение класса решаемых задач за счет выполнения операции деления комплексных чисел.
Устройство содержит регистры 1-4, сумматоры 5-12, сдвигатели 13-16, элемент Исключающее ИЛИ 17 и обуславливает приближение (путем выполнения алгебраического сложения и сдвига) комплексного делителя к единице, а комплексного делимого — к комплексному частному. 1 ил.
1462295
Изобретение относится к вычисли\
Тельной технике" и может быть использовано при построении специализированных ЭВМ и систем управления.. .Цель изобретения — расширение класса решаемых задач за счет обеспечения выполнения операции .деления комплексных чисел.
На чертеже показана структурная схема предлагаемого устройства для деления.
Устройство содержит четыре регистра 1-4, восемь сумматоров 5-12, че-! гыре сдвигателя 13-16, элемент ИСКЙОЧАЮП1ЕЕ ИЛИ 1 7, тактовый вход 18„ вход 19 номера итерации.
Кроме того, приняты следующие обозначения:
Л
A В и — переменные алгоритма для обозначения соответственно ординаты ,и абсциссы вектора делимого на л-ом шаге;
С„, D и — переменные алгоритма для обозначения соответственно ординаты и абциссы,вектора делителя на л-ом .шаге;
Е„е(-1, +1 — оператор направления изменения аргумента вектора на л-ом mare)
Р„ е(-1, +11 — оператор направления изменения модуля вектора на л-ом шаге л — сквозной номер шага от начала вычислений, к — номер выполняемой итерации„ (л+1)/2 для нечетных л1 где к = л/2 для четных л! (n+2) — разрядность устройствами
n — количество разрядов в дробной части числа, количество выполняемых итераций с двойными шагами.
Область определения делимого B+jA!
О (В + А )" (1
Область определения делителя D+jC:
05 (0 +С) Область значения частного H+jN!. О а(Н + М ) " с 2 Устройство реализует следующий ал горитм деления комплексных чисел H+gM =(B+jA) (D+jC) = (В D+A C)/(D + +C5+j(A A,,=А (2,) В, = В, С„= С1 (3) D, = Di (4) Итерации: Е = ЗНАК (С„), (5) если I О I < 1, (6) если А„2 В„2 — k С 2 п 2 Оп! 7 э (7) -Е„В „2 i (8) +Еп Ал 2 > (9) -Е п Dn 2; (10) +Е„С 2; (ll) Ап+т . Ап+Рп Bn+s Bp +Рп Cn« = С,+Рп 1» п+1 Dn+ и (12) где л 1,2,...,2 и, (л+1)/2 для нечетных л, (13) к = 20 л/2 для четных л, Результаты: А =М =(А D-В.С)/(D +С ), В „„=Н= (BD+AC) (D+C))(14) С „,„= О, (15) (16) 01„+1 = 1 Значение оператора E n направления изменения аргумента вектора снимается с выхода знакового разряда регистра 3 — выражение (5). Сигнал Еп поступает на входы сумматоров 9В исходном положении в регистрах (,находятся следующие данные: в первом 3О регистре 1 мнимая составляющая делимого А! во втором регистре 2 действительная составляющая делимого В; в третьем регистре 3 мнимая составляющая делителя С; в четвертом регистре 4 действительная составляющая делителя D. Таким образом, реализованы выражения (1) -(4) . Устройство работает циклически. На л-м шаге на вход 18 устройства . 4О подается синхросигнал, на вход 19 устройства — номер к выполняемой итерации. При этом двум синхросигналам соответствует одно значение номера к выполняемой итерации, т.е. используются двойные шаги итерации в соответствии с выражениями (11) и (1 2) . Под воздействием синхросигналов и номеров итераций в устройстве развивается вычислительный процесс ° Под воздействием каждого синхросигнала реализуется один шаг алгоритма в соответствии с выражениями (5)— (10).! 462295 12 для задания режимов работы (сложения или вычитания) Значение оператора Р„ направления изменения модуля вектора формиру5 ется элементом ИСКЛ!ОЧАН)ЩЕЕ ИЛИ 7 и снимается с его выхода выражание (6). Сигнал Р поступает на входы сумматоров 5-8 для задания режимов работы (сложения или вычитания). 10 В соответствии с номером к выполняемой итерации в сдвигателях 13-16 выполняется сдвиг соответственно А„, В, С, D „ на к разрядов вправо, т ° е. на- выходах сдвигателей 13-16 формируются величины соответственA„B„C„2, Пл 2 ° Предыдущее значение ординаты век-K тора делимого А, ее приращения А„2 и В 2 " поступают соответственно из 20 регистра 1, сдвигателей 13,14 в цепь, состоящую из сумматоров 5, 9, в результате в сумматоре 9 формируется новое значение ординаты вектора делимого А,„, которое фиксируется 25 в регистре 1 — выражение (7), Предыдущее значение абсциссы вектора делимого В, ее приращения В, 2 и А 2 поступают соответственно из регит" к л ра 2, сдвигателей 14 и 13 в цепь, сос- . 30 тоящую из сумматоров 6, 10 в результате в сумматоре 10 формируется новое значение абсциссы вектора делимого В „„, которое фиксируется в регистре 2 — выражение (8), 35 Предыдущее значение ординаты вектора делителя С, ее приращения С 2 и D 2 "поступают соответственно из регистра 3, сдвигателей 15 и 16 в цепь, состоящую из сумматоров 7 и 11, 40 в результате в сумматоре 11 формируется новое значение ординаты вектора делителя С „... которое фиксируется в регистре 3 — выражение 9. Предыдущее значение абсциссы век- 45 тора делителя D„, ее приращения D „2 и С 2 поступают соответственно из регистра 4, сдвигателей 16 и 15 в цепь, состоящую из сумматоров 8 и 12, в результате в сумма- 50 торе 12 формируется новое значение абсциссы вектора делителя D „.. „,,которое фиксируется в регистре 4 выражение 10. Все итерационные шаги выполняются в устройстве аналогично рассмотренному. В результате делитель (П+)С) приближается к единице (I+j0), а де лимое (B+jA) — к частному (H+jM). После выполнения и итераций с двойными шагами в регистрах зафиксиров аны следующие результаты: в регистре мнимая составляющая частного А „+,= M = (А D-В С)/(D +C ), в регистре 2 действительная составляющая частного В, — Н вЂ” (В D + +A ° С)/(D + С ), в регистре 3 С „„ = 0; в регистре 4 — D „., = 1. Таким образом, реализованы выражения (13)-(16). В частном случае при А = 0 и С = 0 устройство выполняет операцию деления действительных чисел Н = В/D. Ф о р м ул а и з о б р е т е н и я Устройство для деления, содержащее три регистра, три сумматора-вычитателя, два сдвигателя, причем выходы п ервого, второго, третьего регистров соединены с первыми информационными входами соответственно первого, второго, третьего сумматороввычитателей,вЫходы первого и второго регистров соединены с информацнонными входами соответственно первого и второго сдвигателей, выходы первого и второго сдвигателей соединены с вторыми информационными входами соответственно первого и второго сум— маторов-вычитателей, тактовый вход устройства соединен с входами синхронизации первого, второго и третьего регистров, вход номера итерации устройства соединен с управляющими входами первого и второго сдвигателей, о т л и ч а ю щ е е с я тем, что, с целью расширения класса ре-. шаемых задач за счет обеспечения вы полнения операции деления комплекс- . ных чисел, в устройство введены регистр, пять сумматоров-вычитателей, два сдвйгателя и элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ, при этом выход четвертого регистра соединен с первым информационным входом четвертого сумматоравычитателя, выходы третьего и четвертого регистров соединены с информационными входами соответственно третьего и четвертого сдвигателей, выходы которых соединены с вторыми информационными входами соответствующих сумматоров-вычитателей, тактовый вход устройства соединен с входом синхронизации четвертого регистра, вход номера итерации устройства соединен с управляющими вхо.дами третьего и четвертого сдвига1462295 Составитель В. Березкин Редактор 10. Середа Техред Л.Олийнык Корректор С. Черни Тираж 667 Подписное Заказ 712/46 ВИИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", r.Óæãîðoä, ул. Гагарина, 101 телей, выходы сумматоров-вычитателей с первого по четвертый соединены с первыми информационными входами сумматоров-вычитателей соответственно с пятого по восьмой, выходы которых соединены с информационными входами регистров соответственно с первого по четвертый, выходы сдвигателей с первого по четвертый соеди1 ,иены с вторыми информационными вхо1 дами соответственно шестого, пятоro восьмого, седьмого сумматороввычитателей, выход знакового разряда третьего регистра соединен с входа5 ми вида операции сумматоров-вычита телей с пятого по восьмой, выходы . знакового и старшего информационного разрядов четвертого регистра сое динены с входами элемента ИСКЛ10ЧА1010 ЩЕЕ ИЛИ, выход которого соединен с входами вида операции сумматоров-вычитателей с первого по четвертый.
