Устройство для деления чисел с фиксированной запятой

 

Изобретение относится к области вычислительной техники и позволяет выполнять операцию деления над операндами с произвольным-значением и получать частное с определенной разрядностью целой и дробной частей. Целью изобретения является расширение области применения за счет возможности выполнения деления над целочисленными операндами с произвольным значением. Поставленная цель достигается тем, что устройство для деления чисел с фиксированной запятой , содержащее регистр 1 делителя, регистр 2 частотного, вспомогательный регистр 3, сумматор 4, мультиплексор 5, блок 6 синхронизад15И и элемент НЕ 7, имеет новую организацию связей. 2 ил.

CO}03 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„,3453 2 (51)4 С 06 F 7!52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯ14

ПРИ ГКНТ СССР (21) 4165177/24-24 (22) 22.12.86 (46) 15.01.89. Бюл. И 2 (72) М.З. Низгурецкий (53) 681.325(088.8) (56) Авторское- свидетельство СССР

В 1283753, кл. G 06 F 7/52, 1985.

Авторское свидетельство СССР

Н- 1164698, кл. G 06 F 7/52, 1983. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С

ФИКСИРОВАННОЙ ЗАПЯТОЙ (57) Изобретение относится к области вычислительной техники и позволяет выполнять операцию деления над операндами с произвольным значением и получать частное с определенной разрядностью целой и дробной частей.

Целью изобретения является расширение области применения за счет возможности выполнения деления над целочисленными операндами с произвольным значением. Поставленная цель достигается тем, что устройство для деления чисел с фиксированной запятой, содержащее регистр 1 делителя, регистр 2 частотного, вспомогательный регистр 3, сумматор 4, мультиплексор 5, блок 6 синхронизации и элемент НЕ 7, имеет новую органиэаьвю связей. 2 ил.

1451682

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах

5 для деления двоичных чисел с фикси рованной запятой.

Цель изобретения — расширение области применения путем обеспечения возможности выполнения деления над целочисленными операндами с произвольным значением.

На фиг. 1 представлена структурная схема устройства для деления чисел с фиксированной запятой; на фиг. 2 — временные диаграммы, поясняющие работу устройства;

Устройство (фиг. 1) содержит регистр 1 делителя, регистр 2 частного, вспомогательный регистр 3, сумматор

4, мультиплексор 5, блок 6 синхронизации, элемент НЕ 7, тактовый вход 8 устройства, вход 9 запуска устройства, а также третий 10, четвертый 11 второй 12 и первый 13 выходы блока 6 25 синхронизации. Обозначения на временной диаграмме (фиг. 2) соответствуют фиг. 1.

Регистры 1 — 3 могут быть реализованы на универсальном сдвиговом регистре, например, с использованием

ИМС 533ИР16.

Разрядность регистров равна 2 и, где — количество разрядов кода делимого. Мультиплексор 5 может быть реализован на ИМС 533КП11.

Устройство работает следующим образом.

Блок 6 синхронизации, на вход 8 которого поступает последовательность тактирующих импульсов, по при40 ходу импульса запуска на вход 9 формирует на выходах 10 и 11 циклически повторяющуюся последовательность из трех синхроимпульсов (фиг. 2), 45 которые поступают на тактовые входы регистров 1 — 3. По окончании импульса запуска на входе 9 на выходе 13 блока 6 синхронизации формируется импульс, в течение которого мультиплексор 5 пропускает на вход сумматора 4 код делимого в обратном коде, сдвинутый на и разрядов вправо.

Регистр 1 делителя предварительно обнулен импульсом запуска, следовательно, при появлении синхроимпульса на выходе 10 блока 6 синхронизации обратный код делимого записывается во вспомогательный регистр 3. При появлении синхроимпульса на выходе 11 блока 6 синхронизации в регистр 1 делителя, работающий в течение им пульса с выхода 13 в режиме параллельной записи, записывается поступающий на его информационный вход код делителя. Затем при появлении синхроимпульса на выходе 12 блока 6 синхронизации сдвиговый регистр.2 частного записывает в младший разряд проинвертированное значение знакового разряда сумматора 4, который, имея значение "0", запрещает, а при "1" разрешает запись кода остатка во вспомогательный регистр 3 в следующем периоде вычислений. После окончания импульса с выхода 13 мультиплексора 5 подключает выход вспомогательного регистра 3 к входу сумматора 4, а регистр 1 делителя переходит в режим последовательного сдвига вправо, т.е. в очередном цикле вычислений регистр 1 делителя при появлении синхроимпульса на выходе 11 блока 6 синхронизации сдвигает информацию вправо на один разряд. Далее повторяется описанный цикл работы устройства. Вычисление прекращается при завершении тактирования регистров устройства с блока 6 синхронизации. В результате в младших разрядах регистра 2 частного будет записано частное.

Формула изобретения

Устройство для деления чисел с фиксированной запятой, содержащее блок синхронизации, регистр делителя, регистр частного, сумматор, элемент НЕ, вспомогательный регистр и мультиплексор, причем вход запуска и тактовый вход устройства соединены соответственно с входами запуска и тактовым входом блока синхронизации, первый и второй выходы которого соединены соответственно с управляющим входом мультиплексора и с входом разрешения сдвига регистра частного, вход младшего разряда которого соединен с выходом элемента НЕ, вход которого соединен с выходом знака сумматора, вход первого слагаемого которого соединен с выходом регистра делителя, входы старших разрядов которого являются входами разрядов делителя устройства, входы разрядов делимого которые соединены соответ145

Рхог В

УюхоУ 10

Уж о/ 7) 8n/>au 13

Составитель А. Клюев

Редактор А. Огар - Техред А.Кравчук Корректор Л.Патай

Заказ 7080/46 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, / ственно с входами младших разрядов первого информационного входа мультиплексора, о т л и ч а ю ш е е с я тем, что, с целью расширения области применения за счет возможности выполнения деления над целочисленными операндами с произвольным значением, выход суммы сумматора соединен с информационным входом вспомогатель. ного регистра, выход которого соединен с вторым информационным входом мультиплексора, выход которого соединен с входом второго слагаемого сумматора, выход элемента НЕ соединен с входом разрешения приема вспо1682 могательного регистра, тактовый вход которого соединен с третьим выходом блока синхронизации, первый и четвертый выходы которого соединены соответственно с входом задания режима и тактовым входом регистра делителя, вход сброса которого соединен с входом запуска устройства, входы нулевого и единичного потенциалов которого соединены соответственно с входами младших разрядов регистра делителя и с входами старших разрядов первого информаци1б онного входа мультиплексора.