Регенератор бинарных сигналов
Изобретение относится к радиотехнике и связи. Цель изобретения. - повышение точности регенерации. Для достижения цели в регенератор введены регулируемый блок 1 задержки, блок 4 тактовой синхронизации, вычитающие блоки 5-7, коммутаторы 10, II и 12. регистр 13 сдвига, триггеры 14 и 15, блок 16 памяти, счетчик 17 и генератор 18. Необходимость введения регулируемого блока 1 обусловлена разбросом длины участка регенерации. За цикл перебора по результатам сравнений эталонных комбинаций с принимаемой последовательностью по сигналам с компаратора 9 в триггер 14 запишется наиболее правдоподобная оценка. После окончания цикла перебора сигналом с четвертого выхода счетчика 17 эта оценка записывается в триггер 15 и регистр 13 для участия в процессе вынесения решения о последующих символах . 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (5D 4 Н 04 J 3/08
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4255181/24-09 (22) 02.06.87 (46) 23.03.89. Бюл. № 11 (71) Одесский электротехнический институт связи им. А. С. Попова (72) В. Д. Недильниченко (53) 621.395.67 (088.8) (56) Авторское свидетельство СССР № 1!72042, кл. Н 04 J 3/08, 1983. (54) РЕГЕНЕРАТОР БИНАРНЫХ СИГНАЛОВ (57) Изобретение относится к радиотехнике и связи. Цель. изобретения — повышение точности регенерации. Для достижения цели в регенератор введены регулируемый блок 1 задержки, блок 4 тактовой
„„SU„„1467773 А1 синхронизации, вычитающие блоки 5 — 7, коммутаторы 10, 11 и 12. регистр 13 сдвига, триггеры 14 и 15, блок 16 памяти, счетчик 17 и генератор 18. Необходимость введения регулируемого блока 1 обусловлена. разбросом длины участка регенерации. За цикл перебора по результатам сравнений эталонHb1x комбинаций с принимаемой последовательностью по сигналам с компаратора 9 в триггер 14 запишется наиболее правдоподобная оценка. После окончания цикла перебора сигналом с четвертого выхода счетчика 17 эта оценка записывается в триггер 15 и регистр 13 для участия в процессе вынесения решения о последующих символах. ил.
1467773
Изобретение относится к радиотехнике и связи и может быть использовано в качестве регенеративных трансляторов в цифровых системах передачи данных.
Целью изобретения является повышение точности регенерации.
На чертеже приведена структурная электрическая схема регенератора бинарных сигналов.
Регенератор содержит регулируемый блок 1 задержки, корректирующий усилитель 2, блок 3 задержки, блок 4 тактовой синхронизации, первый 5, второй 6 и третий 7 вычитающие блоки, сумматор 8, компаратор 9, первый 10, второй 11 и третий 12 коммутаторы, регистр 13 сдвига, первый 14 и второй 15 триггеры, блок 16 памяти, счетчик 17 и генератор 18.
Регенератор бинарных сигналов работает следующим образом.
Принимаемые отсчеты сигнала, пройдя регулируемый блок 1 и корректирующий усилитель 2, поступают в блок 3. Необходимость введения регулируемого блока 1 обусловлена разбросом длины участка регенерации. Отсчеты сигнала с отводов блока 3, изменения в которых осуществляются на границе тактовых интервалов, поступают на первые входы первого 5, второго 6 и третьего 7 вычитающих блоков, на входы которых поступают эталонные сигналы. С выходов вычитающих блоков 5 — 7 сигналы разности поступают на сумматор 8, на выходе которого образуется мера отклонения между принимаемой и эталонной последовательностями сигналов. В качестве меры отклонения может быть взят, к примеру, модуль разности или квадрат разности соответствующих сигналов.
3а время, не превышающее длительность тактового интервала, принимаемая последовательность должна сравниться с эталонными последовательностями, число которых определяется длиной блока 3 и длиной отклика. Число возможных значений эталонных сигналов определяется длиной отклика. Их значения хранятся в блоке 16, выходы которого соединены с информационными входами первого 10, второго 11 и третьего 12 коммутаторов. В начале тактового интервала сигналом с блока 4 запускается генератор 18, который генерирует последовательность импульсов, поступающих на вход счетчика 17 с соответствующим коэффициентом пересчета. С помощью счетчика 17 и регистра 13 реализуется прием с обратной связью по решению. В этом случае принимаемая последовательность сигналов сравнивается не с всевозможными комбинациями эталонных сигналов, а лишь с частью из них, так как в регистре 13 хранятся оценки принятых сигналов, считающиеся известными переданными символами.
2
Таким образом, принимаемая последовательность сигналов сравнивается с комбинациями эталонных сигналов, которые определяются значениями счетчика 17 и регистра 13. Одновременно с запуском генератора 18 сигнал из блока 4 в начале тактового интервала устанавливает в исходное состояние компаратор 9. После вычитания из принимаемой последовательности сигналов первой эталонной комбинации образованная мера отклонения записывается в элемент памяти компаратора 9, а на его выходе появляется сигнал, которым через управляющий вход первого триггера 14 значение с первого отвода счетчика 17 записывается в первый триггер 14. Через определенное время на выходе сумматора образуется мера отклонения следующей эталонной комбинации сигналов, которая сравнивается с мерой, хранящейся в элементе памяти компаратора 9. Если мера отклонения, полученная на данном шаге, меньше меры, записанной в элементе памяти, то на выходе компаратора 9 появляется сигнал, которым эта меньшая мера записывается в элемент памяти компаратора 9, а в первый триггер 14 — более правдоподобная оценка с первого отвода счетчика 17. Если мера отклонения, полученная на данном шаге, больше той, что записана в элементе памяти, никаких изменений не происходит. Таким образом, за цикл перебора по результатам сравнений эталонных комбийаций с принимаемой последовательностью по сигналам с компаратора 9 в первый триггер 14 запишется наиболее правдоподобная оценка. После окончания цикла перебора сигналом с четвертого выхода четчика 17 эта оценка записывается во второй триггер 15 и регистр 13 для участия в процессе вынесения решения о последующих символах.
Формцла изобретения
Регенератор бинарных сигналов, содержащий сумматор и последовательно соединенные корректирующий усилитель и блок задержки, отличающийся тем, что, с целью повышения точности регенерации, введены регулируемый блок задержки, три вычитающих блока, три коммутатора, блок памяти, регистр сдвига, компаратор, последовательно соединенные блок тактовой синхронизации, генератор и счетчик и последовательно соединенные первый триггер и второй триггер, выход которого подключен к входу регистра сдвига, первый и второй выходы которого подключены к первому и второму управляющим входам первого коммутатора, второй выход регистра сдвига подключен к первому управляющему вхо.ду второго коммутатора, второй и третий управляющие входы которого попарно объединены с первым и вторым управляющими входами третьего коммутатора и подключены к соответствующим первому и вто14б7773
Составитель В. Шевцов
Редактор И. Шмакова Техред И. Верес Корректор Л. Г1илипенко
Заказ 1215/56 Тираж 627 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж вЂ” 35, Рау шская наб., д. 4/5
Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 10 I рому выходам счетчика, первый выход которого подключен к первому входу первого триггера и третьему управляющему входу первого коммутатора, третий выход счетчика подключен к однолинейному управляющему входу третьего коммутатора, а четвертый выход счетчика соединен с вторым входом второго триггера, одноименные информационные входы первого, второго и третьего коммутаторов объединены и подключены к соответствующим выходам блока памяти, выходы первого, второго и третьего коммутаторов подключены к первым входам соответствующих первого, второго и третьего вычитающих блоков, вторые входы которых подключены к соответствующим первому, второму и третьему выходам блока задержки, четвертый выход которого соединен с входом блока тактовой синхронизации, выход которого подключен к первому входу компаратора, второй вход которого соединен с выходом сумматора, первый, второй и третий входы которого подключены к выходам соответствующих первого, второго и третьего вычитающих блоков, причем выход компаратора подключен к второму входу первого триггера, а выход регулируемого блока задержки подключен к входу корректирующего усилителя, выход которого соединен с управляющим входом регулируемого блока задержки.
