Устройство для распределения заданий между процессорами

 

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах с постепенной деградацией для распределения нагрузки между процессорами. Цель изобретенияповышение надежности функционирования устройства за счет продолжения распределения заданий при отказе одного или нескольких процессоров вычислительной системы. Устройство содержит группу элементов памяти 2, элемент И-НЕ 3, блок 4 перебора перестановок, дешифратор 5, блоки фиксации отказа 6, группу блоков элементов И 7. Устройство сохраняет работоспособность при полном отказе по всем функциям какого-либо процессора /процессоров/ и может продолжать функционирование при наличии в системе одного процессора, способного выполнять хотя бы единственную функцию.1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 F 9 46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2f) 4277462/24-24 (22) 06.07.87 (46) 23,04.89. Бюл. и 15 . (72) А.П.Крышев, Н.А.Лукин и А.А.Тарасов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 629538 кл. G 06 Р 9/46, 1976.

Авторское свидетельство СССР

Н 982005, кл. G 06 Р 9/46, 1981. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ МЕЖДУ ПРОЦЕССОРАМИ (57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах с постепенной деградацией для распределения нагруз„.SU, 1474645 А1 ки между процессорами. Цель изобретения — повышение надежности функционирования устройства за счет продолжения распределения заданий при отказе одного или нескольких процессоров вычислительной системы. Уст.— ройство содержит группу элементов памяти 2, элемент И-HE 3, блок 4 перебора перестановок, дешифратор 5, блоки фиксации отказа 6, группу блоков элементов И 7. Устройство сохраняет работоспособность при полном отказе по всем функциям какого-либо процессора (процессоров) и может продолжать функционирование при наличии в системе одного процессора, способного выполнять хотя бы единственную функцию. 1 з.п. ф-лы, 3 ил.

1 147

Изобретение относится к вычислительной технике и может найти применение в отказоустойчивых многопроцессорных системах для распределения нагрузки между процессорами.

Цель изобретения — повышение надежности функционирования устройства эа счет продолжения распределения заданий при отказе одного или нескольких процессоров вычислительной системы.

На фиг. 1 приведена структурная ,схема устройства1 на фиг. 2 — вариант реализации блока фиксации отказа; на фиг. 3 — вариант реализации блока перебора перестановок.

Устройство для распределения заданий между процессорами содержит (фиг. 1) группу 1 элементов 2 памяти, элемент И-HE 3, блок 4 перебора .перестановок, дешифратор 5, блоки 6 фиксации отказа, группу блоков 7 элементов И, Блок фиксации отказа (фиг. 2) содержит элемент ИЛИ 8, элементы И

9 и 10, триггеры 11 и 12 и,элемент

13 задержки.

Блок перебора перестановок (фиг.3)

1 содержит регистры 14, схемы 15 и 16 сравнения, регистры 17 и 18, счетчик

19, элемент И 20, блок 21 памяти и элемент 22 задержки.

Устройство работает следующим образом.

Формирование различных вариантов распределения функций производится блоком 4 перебора перестановок, код функции на соответствующем выходе которого соответствует настройке процессора на выполнение определенной функции, Проверка работоспособности распределения функций (перестройки) между процессорами происходит по информации, хранимой в элементах 2 памяти. В элементы 2 памяти заносится

"1", если соответствующий процессор способен выполнять функцию, в противном случае — "О".

Запись "0" происходит при потере процессорам способности выполнения ваэло>кенной на него соответствующей функции. На вход дешифратора 5 подается код отказавшего процессора в конце цикла работы, на котором гроизошел отказ этого процессора. Возбужденным выходом дешифратора 5 осуществляется выборка элемента памяти., Адрес,. соответствующий коду потерянной функции, подается с соатветствую20

35 щей группы выходов блока 4 перебора перестановок на выходы адреса элемента 2 памяти.

При этом на выход элемента 2 памяти подается "0" (содержимое выбранной — ÷åéêè в случае потери процессором функции), ч на гервом выходе блока фиксации 6 отказа появляется "0" (в исходном состоянии триггеры. 11 и 12 всех блоков фиксации отказа обнулены) . Ha выходе элемента И-НЕ 3 формируется "i поступающая на вход блока 4 перебора перестановок. Блок

4 геребора перестановок формирует следующий по порядку вариант распре- деления функций.

Если сформированное распределение является работоспособным, то на выходы всех элементов 2 памяти выдаются

"1", которые появляются на первых выходах всех блоков 6 фиксации отказа, и на вход блока 4 перебора перестановок с выхода элемента И-НЕ 3 импульс не поступает. Если выбранный вариант распределения функций не является работоспособным, но на выходе элемента И-НЕ 3 вырабатывается "1", поступающая на вход блока 4 перебора перестановок. При этом вырабатывается следующий вариант распределения функций, и т.д .

Для выработки всевозможных перестановок кодов настроек предназначен блок 4 перебора перестановок.

В блок 21 памяти построчно заносятся всевозможные перестановки кодов функций, в регистры 14 — коды .этих функций,,в регистр 17 — код первой функции, в регистр 18 — адрес

40 .последней строки блока 21 постоянной памяти.

В регистрах 14, — 14 происходит циклический сдвиг кодов функций. При поступлении в последний регистр 14

45 кода первой функции на выходе схемы

15 сравнения вырабатывается сигнал, по которому происходит изменение адреса строки блока 21 памяти в счетчике 19 и запись в регистры 14 перестановки кодов, зафиксированной в данной строке блока 21 памяти. Если после полного перебора всех перестановок кодов функций работоспособное распределение не найдено, это азначает,. что в какам-либо элементе 2 памяти сформировался нулевой код, указывающий на полный отказ по всем функциям какого-.то процессора. В этом случае на выходе схемы 16 сравнения

1474645 появляется "1, поступающая на входы всех блоков 6 фиксации отказа. Сигнал с выхода схемы 15 сравнения обнуляет счетчик 19 (устанавливает адрес первой строки блока 21 памяти).

Выходной сигнал схемы 16 сравнения, поступая на управляющие входы блоков

6 фиксации отказа, разрешает передачу информации из триггеров 11 в триггеры 12 причем при полном отказе какого-то процессора триггер 11 соответствующего блока 6 находится в нулевом состоянии после полного перебора всех вариантов перестановок, а триггер 12 — в единичном. После перезаписи информации в триггеры 12 триггеры 11 абнуляются, а на втором выходе соответствующего блока 6 фиксации отказа, связанном с блоками элементов И, появляется "0" (на вторых выходах остальных блоков фиксации отказа — 1 ). 0 р поступая .на управляющий вход соответствующего блока 7, запрещает выдачу кодов функций в полностью отказавший процессор на все время дальнейшего функционирования.

Одновременно с этим на первом выходе блока 6 фиксации отказа устанавлива30 ется "1" на все время функционирования вне зависимости от значения сигнала на выходе элемента 2 памяти.

Поиск работоспособной перестановки происходит далее при анализе содержимого элементов 2 памяти аналогично описанному.

Формула изобретения

1, Устройство для распределения заданий между процессорами, содержащее группу элементов памяти, дешиф-. ,ратор, элемент И-НЕ, блок перебора

:перестановок, причем. группа информационных входов устройства соединена 45 с группой входов дешифратора, каждый выход которого соединен с информационным входом одноименного элемента памяти группы, группа адресных входов каждого элемента памяти группы соединена с одноименной группой выходов блока перебора перестановок, информационный вход которого соединен с выходом элемента И-НЕ, блок перебора перестановок содержит блок памя- ти, группу регистров, первый регистр, первую схему сравнения и счетчик, причем группывыхадав регистров груг; пы являются группами выходов блока перебора перестановок, группа выходов каждого регистра группы соединена с группой информационных входов следующего регистра группы, группа информационных входов первого регистра группы соединена с группой выходов последнего регистра группы и с первой группой входов первой схемы сравнения, вторая группа входов которой соединена с группой выходов первого регистра, первый тактовый вход регистров группы соединен с информационным входом блока переборе перестановок, второй тактовый вход первого регистра группы соединен с выходом первой схемы сравнения, группа выходов счетчика соединена с группой адресных входов считывания блока памяти, каждая группа выходов которого соединена с группой информационных входов регистров группы„ начиная с второго, а т л ич а ю щ е е с я тем, чта, с целью повышения надежности функционирования устройства за счет продолжения распределения заданий при отказе одного или нескольких процессоров вычислительной системы, устройство содержит группу блоков элементов И, группу блоков фиксации отказа, причем выход каждого элемента памяти группы соединен с первым входом аднсименного узла фиксации отказа группь., первые выходы узлов фиксацкк отказа группы соединены с входамк элемента И-НЕ, блок перебора перестановок дополнительно содержит ьтарай регистр, вторую схему сравнения. элемент И и элемент задержки, выход катарага соединен с. втарымк тактовыми входами регистров группы, на "иная с второго, и со счетным входом сче".— чика, группа выходов которого соединена с первой гругпой входов второй схемы сравнения, вторая группа входов и выход которой соединены соответственно с группой выходов второго регистра и с первым входам элемента

И, второй вход которого соединен с выходом первой схемы сравнения и с входом элемента задержки, выход элемента

И соединен с вторыми входами узлов фиксации отказа группы, группа выходов каждого регистра группы соединена с группой информационных входов одноименного блока элементов И группы, управляющий вход каждого из которых соединен с вторым выходом блока фикСоставитель M.Êóäðÿøåâ

Техред М.Дидык Корректор Л.Пилипенко

Редактор О.Юрковецкая

Заказ 1895/47 Тираж 667 Подписное

ВНИКНИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101

5 14 сации отказа группы, группы выходов блоков элементов И являются группами выходов устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый блок фиксации отказа содержит элемент ИЛИ, два элемента И, два триггера и элемент задержки, причем выход первого элемента И соединен с единичным входом первого триггера, вход сброса которого и инверсный вход первого элемента И соединены с выходом элемента .задержки, инверсный выход первого триггера соединен с первым входом

74645 6 второго элемента И, выход которого соединен с единичным входом второго триггера, прямой выход которого соединен с первым входом элемента ИЛИ, второй вход блока соединен с вторым входом второго элемента И, с входом элемента задержки и с входом сброса второго триггера, первый вход блока

1О соединен с вторым входом элемента ИЛИ и с прямым входом первого элемента И, выход элемента ИЛИ является первым выходом узла, инверсный выход второго триггера является вторым выходом

15 узла.