Устройство для деления на константу 2 @ -1

 

Изобретение относится к вычислительной технике. Целью изобретения является упрощение устройства. Деление осуществляется в соответствии с уравнением A=2*<SP POS="POST">L.</SP>X-X, где X-частное. Устройство содержит регистр 1 делимого (A), промежуточный регистр 2, сумматор 3, осуществляющий сложение числа A с результатом сложения, задержанным на такт на регистре 2 и сдвинутым в сторону младших разрядов на L разрядов. Первоначально регистр 2 обнуляется. С выходов старших и младших разрядов сумматора 3 снимается код X<SB POS="POST">1</SB> целой части частного X и код остатка (дробной части) X<SB POS="POST">2</SB> соответственно. Если код остатка составлен из всех единиц, то элемент И 4 и элемент И 5 устанавливаются в единичное и нулевое значения соответственно. Нулевое значение обеспечивает обнуление кода X<SB POS="POST">2</SB> на элементах И 7, на единичное значение обеспечивает увеличение кода X<SB POS="POST">1</SB> на единицу младшего разряда путем инвертирования младших разрядов кода X<SB POS="POST">1</SB>, подряд принимающих единичное значение, и первого следующего за ними разряда с нулевым значением. Различаются младшие разряды кода X<SB POS="POST">1</SB>, подряд принимающие единичное значение с использованием последовательно соединенных элементов И 6. Инвертирование указанных разрядов кода X<SB POS="POST">1</SB> осуществляется с использованием элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8. 2 ил.

СОЮЗ СОЕЕТСНИХ

КСЪВЛИК дц 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOINV СВИДЕТЕЛЬСТВУ (21) 4321243/24-24 (22) 28. 10.87

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

Я И ГКНТ СССР (46) 30.06.89. Бюл. У 24 (71) Одесский политехнический институт (72) А.В. Дрозд, Е.Л. Полин, В.Н. Лацин, Е.В. Беликова и Ю.В. Дрозд (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 710040, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

Р 1425660, кл. G 06 F 7/52, 1987. (54). УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ НА КОНСТАНТУ 2 — 1 (57) Изобретение относится к вычислительной технике. Целью изобретения является упрощение устройства. Деление осуществляется в соответствии с уравнением А = 2 Х-Х, где Х6. частное. Устройство содержит регистр

1 делимого (А), промежуточный регистр 2, сумматор 3, осуществляющий сложение числа А с результатом сложения, задержанным на такт на регистре

Изобретение относится к вычислительной технике.

Целью изобретения является упрощение устройства.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — временные диаграммы его работы.

Устройство содержит регистр 1 делимого, промежуточный регистр 2, „,Я0„„1490675 А 1

2 и сдвинутым в сторону младших разрядов на 1 разрядов. Первоначально регистр 2 обнуляется. С выходов старших и младших разрядов сумматора

3 снимается код Х, целой части частного Х и код остатка (дробной части)

Х < соответственно. Если код остатка составлен из всех единиц, то элемент

И 4 и элемент И 5 устанавливаются в единичное и нулевое значения соответственно. Нулевое значение обеспе— чивает обнуление кода Х на элеменZ тах И 7, а единичное значение — увеличение кода Х, на единицу младшего разряда путем инвертирования младших разрядов кода Х,, подряд принимающих I единичное значение, и первого следующего за ними разряда с нулевым значением. Различаются младшие разряды кода Х,, подряд принимающие единичное значение с использованием последовательно соединенных элементов И 6.

Инвертирование укаэанных разрядов кода Х1 осуществляется с использованием элементов ИСКЛЮЧАИЩЕЕ ИЛИ 8.

2 ил. сумматор 3, элемент И 4, элемент

НЕ 5, элементы И 6.1,...,6.п-1 первой и 7. 1, 7.2, ° .,7.1 второй групп, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1,..., 8.п-1, 8.п-1+1 группы, тактовый вход

9, вход 10 запуска, входы 11 делимого, выходы 12 целой части результата и выходы 13 дробной части результата

Устройство работает следующим образом. з 14906

На входы 11 гоступает делимое п-разрядное двоичное число А. Это число записывается в регистр 1 па сигналу, поступающему на вход 10.

Одновременно этот сигнал приходит на вход сброса регистра 2, устанавливая его в нулевое состояние.

Получение искомого частного Х можно описать уравнением

Р 10

А/(2 — 1) = Х или

А= 2 Х вЂ” Х.

Р

Отсюда следует, что частное Х совпадает с делимым, сдвинутым на 1 двоичных разрядов в сторону младших разрядов, и при этом имеет место погрешность, которая определяется значением — Х и также выражается

20 через делимое А. Погрешность учитывается на сумматоре 3 путем сложения делимого А са сдвинутым на 1 разрядов в сторону младших разрядов результатом сложения и синхронизации операции сложения с использованием регистра 2. Для этого число А с выходов регистра 1 подается на первую группу входов сумматора 3. Код с вьгхадан старших разрядов сумматора 3, с (1+1)-ro по (n+1) é поступает на инфармацианчые входы регистра 2 и далее с выходов его разрядов на вторую группу входов сумматора 3, с первого па (n-1 + 1) и разряды. Регистр 2 осу- 35 щестнляет прием информации по сигналам, поступающим на е"o синхровход через вход 9. На старшие входы второй группы входов сумматора 3, с (n-1 + 2)-го по и-й разряды, поступа- 40 ет уровень логического нуля с нулевой шины 14.

С выходов старших разрядов сумматора 3, с (1+1) -го по (и+1) -й, с нимается код Х 1 целой части частного Х, 45 а с выходов 1 младших разрядон сумматора 3 — код Х2 дробной части частного Х. Код Х2 можно рассматривать как остаток от деления на константу

2 — 1 при целочисленном делении или

8 трактовать как кад периода периодической двоичной дроби, причем возможен случай, когда все разряды кода

Х2 принимают единичные значения,т.а. остаток от деления равен делителю или период дроби равен единице, чта требует обнуления кода Х2 и увеличения целой части Х1 частного Х на единицу младшего разряда. указанный

75 4 случай идентифицируется с использованием элемента И 4, на входы которого поступают значения разрядов кода Х2.

Если не нсе разряды кода Х2 принимают единичное значение, то на выходе эпемента И 4 устанавливается нулевое значение, а на выходе следующего за элементом И 4 инвертора формируется единичное значение. Нулевой сигнал с выхода элемента И 4 поступает на вторые входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 группы и перного элемента И 6.1 первой группы. Элементы И 6.1,...,6.п-1 перной группы подключены последовательно путем соединения выхода предыдущего элемента с вторым входом последующего элемента. При этом нулевой сигнал на"- втором входе первого элемента И

6.1 проходит через все элементы И 6.1, 6.п-1 первой группы, устанавливая на их выходах нулевое значение, Нулевые сигналы с выходов элемента

И 4 и элементов И 6.1,...,6.n — 1 первой группы поступают на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1,..., 8.п-1 + 1 группы, обеспечивая трансляцию без изменения кода Х1 с выходов старших разрядов сумматора 3 через первые входы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 8 группы на их нхады и соответственно вьгходы 12 устройства. Единичный сигнал с выхода элемента НЕ 5 поступает на вторые входы элементов

И 7.1, 7.2, ..., 7-1 второй группь;, обеспечивая трансляцию без изменения кода Х2 с выходов младших разрядов сумматора 3 через первые входы элементов И 7 второй группы на их выходы и соответственно выходы 13 устройства.

Если все разряды кода Х2 принимают единичное значение, то на выходе элемента И 4 и на выходе элемента HE 5 устанавливаются соответственна единичный и нуленои сигналы. Единичный сигнал поступает на вторые входы первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 8.1 группы и первого элемента И

6.1 первой группы. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 инвертирует значение младшего разряда кода Х1, поступающего на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1. Разряды кода Х1 с выходов старших разрядов сумматора

3, с (1+1)-ro по п-й, поступают на первые входы элементов И 6 1

6.п-1 первой группы, обеспечивая

1490675 прохождение единичного сигнала через эти элементы до элемента, на первый вход которого поступает самый младший их разрядон кода Xl начиная с второго, принимающий нулевое значение. Этот элемент и последуюшие элементы И первой группы 6 формируют на своих выходах нулевое значение.

Код с выходов элементов И 6 первой группы поступает на вторые входы элементов ИСКЛ!)ЧАЮЩЕЕ ИЛИ 8 групгы, обеспечивая единичными значениями

10 иньертирона ние младших разрядов кода Хl, а нулевыми значениями — транс- 15 ! ляцию старших разрядов кода Х! через элементы ИСКЛЮЧАЮЦЕE ИЛИ 8 группы без изменения. Нулевой сигнал с выхода элемента НЕ 5 поступает на вторые входы элементов И 7.1, 7.2, 20 ...,7.1 второй группы, обнуляя их выходы. Таким образом осуществляется обнуление кода Х2 на выходах 13 устройства, а также увеличение на единицу кода Х! на ныходах 12 устрой- 25 ства путем инвертирования младших разрядов кода Хl, подряд принимающих единичное значение, и первого следующего за ними разряда с нулевым значением. 30

Например, при делении числа А =

10101 на делитель 11 2 (1=2) (фиг.2) на первом такте число А принимается в регистр 1, регистр 2 обнуляется и выход сумматора 3 принимает значение А = 10101, т.е. Хl

101 и Х2 = 01. На втором такте код

Х! = 101 с выхода регистра 2 складывается с числом А, устанавливая на выходе сумматора 3 код 11010, т.е. 40

Хl = 110 и Х2 = 10. На третьем такте сложение кодов Хl = 110 и А = 10101 формирует на выходе сумматора 3 код

11011, т е. Xi = 110 и Х2 = 11. Код

Хl подтверждает свое значение, полу- 45 ченное на предыпущем такте, и дальнейшего изменения кода на выходах сумматора 3 на последующих тактах не происходит. Для этого потребовалось

1и/1 (= 3 такта . Ha третьем такте 5п все разряды кода Х2 перешли в единичное значение, устанавливая выходы элемента И 4 и элемента НЕ 5 соответственно в единичное и нулевое значения. При этом элементы И 7.1 и 7.2 второй группы переходят в нул евое значение, элемент ИСКЛЮЧАЮ!ЦЕЕ ИЛИ

8. 1 группы инвертирует мла,ший разряд кода Х2, а сохранение нулевого кода на выходах элементов И 6. 1 и

6.2 группы обеспечивает трансляцию остальных разрядов кода Х2 на выходы !

2 устройства без изменения. Таким образом, на третьем и последующих тактах на выходах 12 и 13 устройст— ва устанавлинаются соответственно коды Х2=111 и Х1=00 g.

Ф о р м у л а и з о б р е т е н и я

Устройство для деления на константу 2 -1, содержащее сумматор, Ч регистр делимого, элемент НЕ и группу элементов ИСКЛЮЧА!)ЩЕЕ ИЛИ, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства, в него введены две группы элементов И, промежуточный регистр и элемент И, причем входы старших разрядон сумматора с (1+1)-го по и-й (где n — разрядность делимого) соединены с первыми нходами элементов И первой группы соответственно с первого по (n-1)-й, а ньт дь разрядов сумматора с (1 ь1)-го и по (п+1)-й соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соотнетственно с первого по (и-1+1)-й и информационными входами разрядов соответственно с первого по (n-1+1)-Й промежуточного регистра, синхровход которого соединен с тактовым входом ус ройства, а вход сброса — синхровходом регистра делимого и входом запуска устройства, выходы разрядов регистра делимого и промежуточногс регистра соединены с входами соответствующих разрядов сумматора, выходы разрядов которого с первого по

1-й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а также к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых являются выходами дробной части результата устройства, выход каждого элемента И перной группы соединен с вторым нходом последующего элемента И первой группы и вторым входом последующего эле14906 75

ОР

Chr.àÔ

Составитель В. Березкин

Редактор А. Лепнина Техред Л.Сердюкова Корректор Т. Малец

Заказ 3755/55 Тира)к 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Укгород, ул. Гагарина, 101 мента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы элементов ИСК%ЧАЮЩЕЕ ИЛИ являютйам1 дмм 7 ся выходами целой части результата устройства.