Устройство управления двухпортовой памятью

 

Изобретение относится к вычислительной технике и предназначено для организации двухпроцессорных систем. Цель изобретения - уменьшение времени доступа к памяти. Устройство содержит элементы И 27, 28, элементы НЕ 29, 30, элементы И 31, 32, элемент НЕ 33, элементы И 34, 35, триггер 36 арбитража, элемент ИЛИ 37, коммутаторы 38, 39, элемент НЕ 40, триггеры готовности 41, 42, триггер 43 выбора порта, элементы И 44-47, элементы НЕ 48, 49, триггер 50 синхронизации, элементы НЕ 51, 52, элементы И 53, 54, элементы НЕ 55, 56. 3 ИЛ.

СОЮЭ СОВЕТСНИХ

РЕСПУБЛИК g 4 С 06 F 13/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

floe. 1" (21) 4228151/24-24 (22) 02.03.87 (46) 30.06.89. Бюл. У 24 (71) Ленинградское специальное кон- структорское бюро по проектированию кожгалантерейных, обувных, меховых машин и средств автоматизации (72) В.В. Горохов, Б.М. Каральник, В.М. Лаппо и В.П. Хавкин (53) 681.32 (088.8) (56) Арсении В.П. и др. Применение микросхемы К1802ВВ1 для управлен. я памятью. — Микропроцессорные средства и системы. 1986, 11 - 6, с. 85-В6, рнс. 6.

Баранов А.С., Островский Е.M.

Интерфейс многопроцессорной измерительной системы. — Микропроцессорные средства и системы. 1987, и 2, с. 83, рис, 2.

„.80„„1490678 А 1 (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДВУХПОРТОВОЙ ПАИЯТЬЮ (57) Изобретение относится к вычислительной технике и предназначено для организации двухпроцессорных систем. Цель изобретения — уменьшение времени доступа к памяти. Устройство содержит элементы И 27, 28, элементы НЕ 29, 30, элементы И 31, 32, элемент НЕ 33, элементы H 34, 35, триггер 36 арбитража, элемент

ИЛИ 37, коммутаторы 38, 39, элемент НЕ 40, триггеры готовности 4 1, 42, триггер 43 выбора порта, элементы И 44-47, элементы НЕ 48, 49, триггер 50 синхронизации, элементы

HE 51, 52, элементы И 53, 54, элементы НЕ 55, 56. 3 ил.

1490678

Изобретение относится к вычислительной технике и предназначено для органиэации двухпроцессорных систем. 5

Цель изобретения — уменьшение времени доступа к памяти.

На фиг.1 приведена структурная схема двухпроцессорной системы с двухпортовой памятью; на фиг,2 структурная схема устройства управления двухпортовой памятью;на фиг.3— временные диаграммы работы устройства управления.

Система содержит первое запоми- 15 нающее устройство 1, первое оперативное запоминающее устройство 2, программируемый таймер 3, программируемый контроллер 4 прерываний, клавиатуру 5, программируемый контрол- 20 лер 6 дисплея и клавиатуры, формирователь 7 адреса, первый дешифратор

8 адреса, первое программируемое устройство 9 ввода-вывода, второе программируемое устройство 1О ввода-вывода, дисплей 11, первый микропроцессор 12, первый системный контроллер 13, первый мультиплексор 14 шины данных, устройство 15 синхронизации, регистр 16 готовности, устройство 17 управления двухпортовой памятью, третье оперативное запоминающее устройство 18, мультиплексор

19 шины адреса, второй микропроцессор 20, второй системный контроллер 35

21, второй мультиплексор 22 шины данных, второй дешифратор 23 адреса, второе запоминающее устройство 25 и устройство 26 последовательного ввода-вывода. 40

Устройство управления двухпортовой памятью (фиг.2) содержит первый и второй элементы И 27 и 28,первый и второй элементы НЕ 29 и 30, третий 45 и четвертый элементы И 31 и 32, третий элемент НЕ 33, пятый и шестой элементы И 34 и 35, триггер 36 арбитража, элемент ИЛИ 37, первый и второй коммутаторы 38 и 39, элемент НЕ 40, первый и второй триггеры 41 и 42 готовности, триггер 43 выбора порта, седьмой-десятый элементы И 44-47, пятый и шестой элементы HE 48 и 49, триггер 50 синхронизации, седьмой и восьмой элементы НЕ 51 и 52, одиннадцатый и двенадцатый элементы И 53 и 54, девятый и десятый элементы НЕ 55 и 56, Устройство работает следующим образом.

При включении системы сигнал начальной установки от устройства синхронизации через элементы И 34 и 35 поступает на R-входы триггеров 41 и

42 и устанавливает их в нулевое состояние. На выходах элементов НЕ 51 и 52 формируются сигналы готовности высокого логического уровня, разрешающие работу микропроцессоров системы.

При отсутствии запросов на обращение к памяти D-триггеры 43 и 50 устанавливаются в единичное состояние по S-входу сигналом с выхода коммутатора 38, сигнал с прямого выхода

D-триггера 43 разрешает прием запросов по 1- и К-входам в IK-триггер 36.

При поступлении одного из запросов на обращение к памяти на выходе элемента И 31 или 32 (фиг.3) формируется высокий логический уровень, который устанавливает в единичное состояние соответствующей D-триггер

41 или 42.

Передним фронтом тактового сигнала системы IK-триггер 36 устанавливается в исходное состояние,соответствующее направлению обслуживания микропроцессора, выдавшего запрос .

Выходными сигналами триггера 36 переключаются коммутаторы 38 и 39, а также мультиплексор шины адресов системы сигналом Направление". Высокий логический уровень с элемента И 31 или 32 поступает через коммутатор 38 на S-входы D-триггеров

43 и 50-, разрешая их переключение.

Одновременно при приходе запроса на выходе элемента ИЛИ 37 формируется низкий логический уровень, поступающий íà D-вход триггера 43. Задним фронтом сигнала тактовой частоты системы D-триггер 43 устанавливается в нулевое состояние, сигнал с его прямого выхода запрещает дальнейшие переключения IK-триггера 36. Высокий логический уровень с инверсного выхода триггера 43 поступает на элементы И 53 и 54, на выходе одного из них в зависимости от направления обслуживания формируется высокий логический уровень, через элемент 55 или 56 разрешающий работу соответствуюшего мультиплексора шины данных.

1! () же си и 3)! > >! gE. ржа ll )(ы)! D Гр)! Г гером 50 на 1 период тактовой частоты, разрешает выборку микросхемы памяти сигналом "Выбор ИС ЗУ.

При наличии на выходе коммутатора

39 низкого логического уровня происходит цикл записи, при ега отсутствии — цикл чтения. При этом с инверсного выхода D-триггера 50 высокий логический уровень поступает на входы элементов И 44 и 45 и на выходе одного из них в зависимости от направления обслуживания формируется высокий логических уровень, поступающий через элемент 48 или 49 и элемент 34 или 35 на вход D-триггера 41 или 42 и переключающий соответствующий D-триггер н нулевое состояние.

При ныполнении запроса низкий логический уровень на выходах элементов НЕ 51 и 52 не формируется, так как триггер 36 установлен в необходимое для обслуживания запроса состояние и работа микропроцессора, выдавшего запрос, не приостанавливается.

После выполнения процессором н саатветствии с внутренним алгоритмом цикла 3BI!Hclf или чтения запрос снимается и на соответствующем выходе элемента И 31 или 32 устанавливается низкий логический уровень, поступающий через коммутатор 38 на Б-входы

D-триггеров 43 и 50, переключая их в единичное состояние, что приводит к снятию всех выходи.х сигналов разрешения, IK-триггер 36 остается в состоянии, соответствующем направлению обслуженного запроса.

При одновременном поступлении запросов от двух процессоров (фиг.3) на выходах элементов И 31 и 32 устанавливаются высокие логические уровни, подготавливая тем самым IK-триггер 36 к работе в счетном режиме.

Передним фронтам тактового сигнала системы IK-триггер 36 переключается, после чего рабата всех узлов аналогична описанной для любого из направлений обслуживания. При этом на выходе одного из элементов НЕ 51 или 52 формируется низкий вагический ура)> вень, приостанавливая па входу готонность микропроцессор, который не может быть обслужен в этом цикле обращения.

Ч06 78

6

11а! лс выполнения цикла обращения к пал!яти в выбранном напранлении

IK-триггер 36 переключается тактовым сигналом системы и направление соответствующее ажидак)щему процессору, на выходах инверторов 51 и 52 формируется высокий логических уровень, разрешая приостановленному процессору произнести запись или чтение

ОЗУ-3 в соответствии с внутренним алгоритмом.

Формула изобретения

Устройство управления двухпортовой памятью, содержащее триггер арбитража, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени доступа к памяти, н него введены двенадцать элементов И, десять элементов НЕ, элемент IIJIH, два коммутатора, два триггера готовности, триггер выбора порта и триггер синхронизации, причем первые входы записи и чтения устройства подключены соответственно к перному и второму входам первого элемента И, вторые входы чтения и записи устройства подключены соответственна к первому и второму входам второго эле!!ента И, выход первого элемента И через первый элемент НЕ соединен с первым входам третьего элемента И, выход второго элемента И через второй элемент НЕ соединен с первым входом четвертого элемента И, выход третьего элемента И соединен с входом синхронизации первого триггера готовности, первым I-входом триггера арбитража, первым входом элемснта ИЛИ и первым информационным входом первого коммутатора, выход четвертого элемента И соединен с входом синхронизации второго триггера готовности, первым К-входом триггера арбитража, вторым входом элемента ИЛИ и вторым информационным входом первого коммутатора, выход которого соединен с входами установк>!

t) fr в 1 триггеров выбора порта и синхранизаци:!, тактовый вход устройства соединен через третий элемент НЕ с входами синхронизации триггеров арбитража, выбора порта синхронизации, вход начазьной установки устройства подключен к первым входам пятого и шестого элементов И, выходы которых соединены соответственно с входами сброса первого и второго триггеров готовности, выход элемента ИЛИ через

14906 78 четвертый элемент НЕ соединен с

D-входом триггера выбора порта, прямой выход которого соединен с вторыми I- и К-входами триггера арбитража

5 и D-входом триггера синхронизации, прямой выход которого соединен с выходом синхронизации памяти устройства, а инверсный подключен к первым входам седьмого и восьмого элрментов И, выходы которых через пятый и шестой элементы НЕ соединены с вторыми входами пятого и шестого элементов И соответственно, шина логической единицы устройства подключена к D-входам первого и второго триггеров готовности, выходы которых соединены соответственно с первыми входами девятого и десятого,элементов И, выходы которых через седьмой и восьмой элементы НЕ соответственно . соединены с первым и вторым выходами готовности устройства, инверсный выход триггера выбора порта соединен с первыми входами одиннадцатого и двенадцатого элементов И, выходы которых через девятый и десятый элементы НЕ соответственно соединены с первым и вторым выходами выбора парта устройства, прямой выход триггера арбитража соединен с вторыми входами восьмого, девятого и двенадцатого элементов И, инверсный выход триггера арбитража соединен с вторыми входами седьмого, десятого и одиннадцатого элементов И, выходом задания направления приема адреса устройства и управляющими входами первого и второго коммутаторов, первый и второй входы записи устройства соединены с первым и вторым информационными входами второго коммутатора, выход которого соединен с выходом записи устройства, первый и второй входы выбора памяти устройства соединены с вторыми входами третьего и четвертого элементов И соответственно.

14906 78

Составитель А. Чеканов

Редактор А. Лежнина Техред Л.Сердюкова Корректор И. Муска

Заказ 3755/55 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 ф

Ъ о

Ф, с О

ОО Ь) ь ф (3 Я . б 03

О

О 1 ©