Устройство для уплотнения многоканальных сообщений с кодоимпульсной модуляцией

 

Изобретение относится к системам передачи информации и может быть использовано в адаптивных системах телеметрии, связи, фототелеграфии и телевидения для передачи многоканальных сообщений. Цель изобретения - повышение быстродействия устройства. Устройство содержит синхронизатор 1, коммутатор 2 каналов, аналого-цифровой преобразователь 3, первый анализатор 4 сигналов, первый блок памяти 5, второй анализатор 6 сигналов, второй блок памяти 7, первый элемент И 8, дешифратор 9 информационного кода, блок 10 кодирования адреса канала, дешифратор 11 адреса канала, блок 12 постоянной памяти, блок 13 считывания, элемент 14 задержки, триггер 15, второй элемент И 16, элемент ИЛИ 17 и счетчик 18. Устройство позволяет при высокой загрузке контролировать на приемной стороне все каналы и повысить достоверность и быстродействие передачи информации. Кроме того, передача информации в натуральном масштабе времени (без прерывной памяти) также повышает быстродействие и позволяет получать экспрессинформацию.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК 511 4 0 08 С 15/06, 19/28

ВСЕСОЮЗНАЯ

11я1 Ы1 1

Б 1Ь, 9

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHAM

ПРИ ГКНТ СССР (21) 4344611/24-24 (22) 16.12.87 (46) 30.07.89. Бюл. М - 28 (71) Ленинградский электротехнический институт им. В.И. Ульянова (Ленин а) (72) E.М. Антонюк, С.Н. Долинов, Н.П ° Колосова, В.В. Окулова и А.Д. Шурыгин (53) 621.298 (088.8) (56) Авторское свидетельство СССР

K 458851, кл. С 08 С 19/28, 1974.

Авторское свидетельство СССР

К 619944, кл. С 08 С 19/28, 1977. (54) УСТРОЙСТВО ДЛЯ УПЛОТНЕНИЯ МНОГОКАНАЛЬНЫХ СООБЩЕНИЙ С КОДО-И1ШУЛЬСНОЙ

МОДУЛЯЦИЕЙ (57) Изобретение относится к системам ( передачи информации и может быть использовано в адаптивных системах телеметрии, связи, фототелеграфии и телевидения для передачи многоканальных сообщений. Цель изобретения — по„„SU„„ 1 497628 А 1

2 . вышение быстродействия устройства. устройство содержит синхронизатор I, коммутатор 2 каналов, аналого-цифровой преобразователь 3, первый анализатор 4 сигналов, первый блок памяти

5, второй анализатор 6 сигналов, второй блок памяти 7, первый элемент И

8, дешифратор 9 информационного кода, блок 10 кодирования адреса канала, дешифратор ll адреса канала, блок 12 постоянной памяти, блок 13 считывания, элемент 14 задержки, триггер 15, второй элемент И 16, элемент ИЛИ 17 и счетчик 18. Устройство позволяет при высокой загрузке контролировать на приемной стороне все каналы и по- ф высить достоверность и быстродействие передачи информации. Кроме того, передача информации в натуральном масштабе времени (без прерывной памяти) также повышает быстродействие и позволяет получать экспрес с-информацию;

6 ил.

149 76 2) 8! 3 > Г> !) "i t >111((> I i I((i!" (it к <. I I (>ге. .1;31

;it !)(>Jt::ч»1 I!пф рм lilt! и может б)п ь и«вЂ” п.(11 н ац<п)тlt t)313:Ix с:ilc те;lлх те— . i(l ) (и Я ли, $() TO TP JI t I p 3(1)III» и

I < >ñ 133>,tt IIIH пл)3 Il e родичи мн<:г<)к зI i:3:(131)x (o» бШ< 111111

1!ель изобретения — повышение быстроцействия устройства.

Нл фиг.1 пред«тлнленл функционлпь- 1р п,)я схема устройства; нл фиг.2 — фунKIII1ollлльнля схема (инхронизаторл; нл фи.. 3 — функционлльнач схема перво го

;)13,)ли 3лт() рл сигllcl.»он; нл фи» . - 3 — фуt»к(»3»онапьн1я схема первого и второго 15 (локон памяти; на фиг. 5 — (1)y!IK»»I!oil;3.п нля схема второго анализатора си: 13;)пон; нл фиг. 6 — функционл.(ьнля (..<(мл бп() ка считывания .

У< трой<:Tllo (фиг. 1) содержит синх- 20 р ни Затор 1, коммутлтор 2, QII;3JIQI

)п.фроной преобразонлте »ь 3, первый ,3!I;!.»и Затор 4 с»»1 напов, первый блок 5

tt;I1tsI I»», второй лна3»3»затор б < игналон, 3 t(3 poit блок 7 памяти, первы»1 элемент 25 !! 8, дешифратор 9 информационного кои:3, блока 10 кодирования адреса кана—

<1(3, дешифратор I! адреса канала, блок !

2 постоянной памяти, Гпок 13 считыь<3131»я, з:»емент 14 задержки, триггер 30 ! 5, второй эле)(с т И 16, элемент ИГ!И

1 7 it сче тчик 1 8.

Синхрониз лтор 1 (g»i . 2) содержит

T(3K Toi3ðl1t генератор 19, це:ште;»ь частоты 20, ипнертор 23, элементы И 22, элемент И)!!11 23, с.че тчик 24 и пинию за;»ержки 25 . Тлк то ный генератор 1 9 формирует тлктовую частоту сигнала

1Ip>I".t(>",>I (> »ьной формы. В 3(3133»C. IIMOCTH (> I режима р,)боты у< тройства тактовая 40

>(л тотл поступае г не((осрецствепно с

> pit tJ!),ггс)рл или черс з де (итепь частоты

3(а вх<>г» с чет>31»ь,3

Коз 3)(1»п)1 II I це:»ения члс г(ты опре — 45

П:л) ет, н о(1»ot(3()III«3ла (ti()t ((1 it . .о;1.3 плриме гp I: 1(=- ((1 + !1) /13, гдс и - число разрядов Ко

it;3 )i3)1етрл; 1(— чи«по разрядов ко, Iл <3,1!>г с а . Сч(3 3тчик 24 Qo (>K(ttp p с т код )p (3;ip< « i лнлл 3 перебирая нс е адреса

;;3:3 3:t >н,; ) поРЯДкУ. У((" Itt I< II»t(аДРек:31(а:l 3 IlpUIICХ )цит н;3 K Iò,»311» такт.

83:х> .ы С1 и С2 «лужа ". ц:»я упрл)»пения

t>JlOK 3 !It 5 и 7 г(ам>3 I 11. It!33!H »ад(ржкl» 55 спуж)» г !(л)3 3(3;1(р . Х)1 сигнала С! от1(т" .-:.. -.и(:3 . I 3 С-...>"ц»я стаГипьilol ра(.ш(б ..>Ki>!3 5 it . -! 1 .»о;:3зрядов

3 а",pt > :3 >i 3>l;3>I:3 3 1!>It(llт OT (ИC Iл к 333;311oII и нл функцион.3 II Hbtx схемах

OI)(. З13ЛЧЕНО ЧЕРЕЗ

Коммутатор 2 построен по стандартIl()lt схеме lt содержит дешифратор адре«;! клн;3лл и коммутационные транзисторные ключи.

Аналого-цифровой преобразователь

3 служит для преобразонания аналогового сигнала н код.

Первый анализатор 4 сигналов (фиг.3) состоит из элементов ИЛИ 26, И-НЕ 27, И 28 и вырабатынает сигнал высокого уровня, если входные коды различны. Разрядность первого анализатора 4 сигналов ранна разрядности аналого-цифрового преобразователя 3 и на функциональнь»х схемах обозначе нл через и.

Первый и второй блоки 5 и 7 памяти (фиг.4) служат для запоминания информационного кода по каждому каналу.

Блоки памяти содержат оперативную память 29 и триггеры 30. Код адреса канала поступает от синхронизатора 1 на адресные входы А1 — АК оператинной памяти 29. Информационньв» код поступает нл информационные входы D1

Dn оперативной памяти от аналого-цифрового преобразователя 3 для первого блока 5 памяти и от первого анализатора 4 сигналов для второго блока 7 памяти. Триггеры 30 служат для промежуточного запоминания информационного кода. Запись кода в триггеры производится по сигналу С2, а в оперативную память — по сигналу С1, поступающим от синхронизатора 1.

Второй анализатор 6 сигналов (фиг.5) состоит иэ элементов ИПИ 31, И-НЕ 32, 33, 34 и вырабатывает на ныходе сигнал низкого уровня, если входные информационные коды идентичны, и сигнал высокого уровня, если они различны.

Первый элемент И 8 представляет

<оГ)ой набор трехнходовых элементов И разрядностью п.

Дешифраторы 9 информационного кода и дешифраторы 11 кода адреса канала представляют собой стандартные дешифраторы кода.

Блок 10 кодирования адреса канала представляет собой дноичньй счетчик с числом состояний, равным числу каналов.

Блок 13, считывания (фиг. 6) состоит из тактового генератора 35 счетчика 36,дешифратора 37, первого

1497628

3

38 и второго 39 формирователей маркера; элементов И 40, 41, 42; элементов ИЛИ 43, 44 и инверторов 45 и 46.

Тактовый генератор обеспечивает работу счетчика, который в совокупности с дешифратором обеспечивает последовательное подключение к входам элементов ИЛИ разрядов кода адреса и кода параметра. В случае, если устройство находится в режиме равномерной коммутации, счетчик работает на каждом цикле опроса разрядов кода параметров, а код адреса не передается.

Формирователи маркера представляют собой ждущие мультивибраторы с различной длиной формируемого импульса, запускаемые по сигналу от синхронизатора 1. В зависимости от режима работы устройства в канал связи передается один из маркерных импульсов.

Длительности импульсов выбираются, исходя иэ требований к устройству.

На время передачи маркерного импульса работа счетчика 36 приостанавливается.

Счетчик 18 имеет число состояний, равное граничному числу существенных отсчетов, при котором происходит изменение режима работы устройства.

Выход сигнала заполнения счетчика подключен к входу триггера 15.

Блок 12 постоянной памяти представляет собой постоянное запоминающее устройство.

Второй элемент И 16 представляет собой набор двухвходовых элементов И разрядностью и, Элемент ИЛИ 17 представляет собой набор двухвходовых элементов ИЛИ разрядностью п.

Устройство работает следующим образом.

Сигнал синхронизатора 1 управляет коммутатором 2 каналов, с помощью которого на вход аналого-цифрового преобразователя 3 поочередно поступают сигналы всех N каналов. Аналого-цифровой преобразователь 3 в соответствии с амплитудой входного сигнала вырабатывает кодовую комбинацию в виде параллельного двоичного кода. Кодовые комбинации полных значений сигналов подаются на входы первого анализатора 4 сигналов и первого блока 5 памяти. С выхода блока 5 одновременно снимается кодовая комбинация, отображающая значение сигнала в данном канале в точке отсчета, предшествующей д li -»»й» и отстоящей от пее на .м равное длительности периода дг. .ретн эации (onpoca) Т . В анализато,.е 4 производится сравнение j-го и (i-1)— о значений отсчетов, эыра.кi-нньг :! виде кодовых комбинаций. На выходе анализатора 4 в каждь»й период опроса формируется код приращения сигнала данного канала, соответствующий абсолютной разности значений сигнала в рассматриваемый и предшествующий периоды опроса. Код приращения сигнала подается на входы второго анализатора 6 сигналов и второго блока

7 памяти. С выхода блока 7 одновременно снимается код приращения (если оно имело место) сигнала в предшествующий период опроса. В айализаторе

6 сигналов производится сравнение кодов приращения в j-й и (j-1)-й периоды опроса. Если абсолютная разность (кодовое расстояние) между ними отлична от-нуля, то »»а выходе анализатора образуется открывающий сигнал для прохождения через первый элемент И 8 полного значения кодовой комбинации, соответствующей значению измеряемого сигнала в предыдущий период опроса.

С выхода элемента И 8 неизбыточная кодовая комбинация полного значе. ния сигнала поступает через элемент

KIH 17 в дешифратор 9 информационного кода. Синхронно с информационными кодовыми комбинациями под воздействием управляющих сигналов, выдаваемых синхронизатором, с выхода блока

10 кодирования адреса канала на вход дешифратора ll адреса канала поступают коды номеров соответствующих каналов. В соответствии с номером канала и уровнем квантования сигнала из блока 12 постоянной памяти считывается (n + k)-разрядная двоичная кодовая комбинация, соответствующая числу, хранящемуся на пересечении данного номера канала и уровня квантования °

Неизбь»точные обобщенные кодовые комбинации через блок 13 считываются и передаются в канал связи. Если абсолютная разность в приращении кодового сигнала в рассматриваемый период опроса и в предыдущий равна нулю (а это возможно на временных интервалах, когда вторая производная исходного сигнала равна нулю), то кодовые комбинации данного канала считываются избыточными и сигналы возбуждения на

1497<)28

55 11 ..! >;ц 1 б>. 1 >h << 1 II

l . i < Jl >.. 1fif>f h,"ДРов 1)с Реп;<чи ицф<э1)маП< te Jit >УвтСЯ МаРК P КаДРа, hптО—

1),и формиру, I.«J. в 6.<оке 13. Иодсчет

1<с из быто <ных о 2ñ÷åòîâ в Ko;Jðå

1е<..11>)я< тся счетчиком 18. На его вьl, урн вня, если чи<)ло неизбыточных

» <.>I< тов пре))ысило установленное з >а Ie IIlfe . Ilo ohoIIHQHlflf цикла опроса сиги; л с выхода счетчика запоминается в тpift гере 15, а счетчик 18 сбрасывает, я. Злемент 14 задержки используется ,jJ1Я обеспечения устойчивости работы ох<мы. Если допустимое число невзбито ч<гых э тсче то в было дос ти гнуто или

111)е вышено, сигналы на выходе триггер I 15 3etKpbttic3I<)т первый элемент И 8 и <>ткрыван)т второй з)<емепт И 16, чер< з который в следующеM цикле опроса

< с< и Tc«Je. В случае выбора даш<о—

)о режима сигнал от триггера 15 от.;<от разряды кода адреса в блоке счи <ывавия и увелшчивае г гактовую

-<асто ту синхронизатора 1 . Информация р< ж)1 fe р;<бо зы устройства передае T

<.я с vaphep»tiff IfltrtvJIIcorf и определя< гся Ilo е)o длит< JlbHoc TH, 1! ес)1отря на равномерную коммутацию сигналов в д 1нном цикле опроса, счетчик 18 llpo

If )водит I!одc<тив ной коммутации. Момент перехода устройства из одного режима и другой можно определить из условия равенства объема информапии или адре сной tte.рецачи без с .атия:

N (log 1 + log М) — = Nial 11, ..1 1 К 2 где 1<1 — число каналов устройства;

М вЂ” число уровней ква)<тования сигналов;

К вЂ” коэфф11циент сжатия по отсчес там.

Таким об разом, создается BQ3Mo)tрмации. Кроме т»го, 1<еред<и<а»ttф<>рмации в натура.<ьном масштабе 1)ре10

50 м<ци (бе \ прерывной памяти) Tакже

tt<>t)Ill!IlET быстродей" тние и позволчет

lIo )у <ать зкпресс — информацию.

Формулаизобретения у< тройстно для уплотнения многокаи» I» Itstx со общений с кодо импуль сной м< >дуляцией, содержащее синхро низ атор, первый выход которого соединен с первыми входами первого и второго блоков памяти, второй вход через блок кодирования адреса канала соединен с входом дешифратора адреса канала, а третий выход подключен к управляющему входу коммутатора, информационные входы которого являются входами устройства, вьжод которого через аналого-цифровой преобразователь подключен к первому входу первого анализатора сигналов и к второму входу первого блока памяти, выход которого соединен с первым входом анализатора сигналов, выход которого соединен с первым входом второго анализатора сигналов и BToðûì входом второго блока памяти, выход которого соединен с вторым входом второго анализатора сигналов, выход которого соединен с вторым входом первого элемента И, выход дешифратора информационного кода соединен с первым входом блока постоянной памяти, к второму входу к<>торого подключен выход дешифратора адреса канала, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия устройства, введень< второй элемент И, элемент ИЛИ, счетчик, триггер, элемент задержки и блок считывания, четвертый выход синхронизатора соединен с первым входом триггера, первым входом блока считывания и через элемент задержки с первым входом счетчика, второй вход которого соединен с выходом второго анализатора сигнала, а выход — с вторым входом триггера, первый выхоД которого соединен с третьим входом первого элемента И, выход которого соединен с первым входом элемента

Иг1И, второй выход триггера соединен с входом синхронизатора, вторым вход<)м блока считывания и первым входом второго элемента И, к второму входу которого подключен выход первого блока памяти, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с вхг)пом дешифратора информационного! л97628 кода, выход блока постоянной памяти ть:вавия, выход которого являег подключен к третьему входу блока счи- ходом устройства °

С2

Г!

89

bn.3 Еп.

Фиг, 3

1497628 йод адреса

0h

Kod паратове

Фив.о

Составитель В.Струков

Редактор А.Лежнина Техред М.Дидык Корректор З.Лончакова

Заказ 4446/50 Тираж 518 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент" г. Ужгород у . Г жгород, ул. агарина, 101