Устройство для формирования маршрута сообщения в однородной вычислительной системе

 

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных матричных конвейерных и других процессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде. Цель изобретения - повышение быстродействия устройства при одновременном повышении достоверности передаваемой транзитной информации. Для достижения указанной цели в устройство дополнительно введены блок 2 памяти сигнатур, блок 7 суммирования по модулю два, коммутатор 13 и триггер 18 управления. Использование сигнатур маршрутов прохождения информации по минимальному физическому пути между элементами однородной вычислительной системы, а также контроль сигнатур элементом - приемником позволяет реализовать указанные преимущества. 10 ил., 1 табл.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (5)) < G 06 F 15/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ, ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П(НТ СССР (21) 4375808/24-24 (22) 08.02.88 (46) 15.08.89. Бюл. 11- -30 (72) В.А,Мельников, В.С.Харченко, Г.Н,Тимонькин, С.Н.Ткаченко, В.II.Yëèòåíêo и Е.В.Пугач (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 1312597, кл. G 06 Р 15/16, !987.

Авторское свидетельство СССР

М - 1287172, кл. С 06 Р 15/16, 1986, (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

МАРШРУТА СООБЩЕНИЯ В ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ (57) Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных матричных конвейер2 ньтх и других процессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде. Цель изобретения— повышение быстродействия устройства при одновременном повьппении достоверности передаваемой транзитной информации, Для достижения указанной цели в устройство дополнительно введены блок 2 памяти сигнатур, блок 7 суммирования по модулю два, коммутатор 13 и триггер 18 управления.

Использование сигнатур маршрутов прохождения информации по минимальному физическому пути между элементами однородной вычислительной системы а также контроль сигнатур элементомприемникам позволяют реализовать указанные преимущества. 10 ил,, 1 табл.

080

3 1501

Изобретение относится к вычислительной технике и может быть испольти, и используемого при формировании маршрута передачи сообщения от прозовано при построении высокопроизводительных матричных„ конвейерных систолических, векторных и других и оцессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде, при построении ЭВМ и вычислительных систем динамической архитектурой.

Цель изобретения — повышение быстродействия устройства при одновременном повышении достоверности передаваемой транзитной информации„

Сущность изобретения заключается в хранении в специальном блоке памяти набора сигнатур — "отпечатков" маршрутов прохождения информации по мчнимальному физическому пути между двумя модулями однородной вычислительной системы. При выдаче сообщения модулем вычислительной системы сообщение дополняется из блока памяти сигнатурой, которая по мере транзитного прохождения модифицируется идентификаторами модулей, через ко торые проходит маршрут формирования сообщения, и направлениями выдачи ин формации. При достжкении модуля приемника информации (сообщения) полученная сигнатура должна быть нулевой в противном случае сформированный маршрут будет неверным.

На фиг. 1 представлена функциональная схема устройства для формирования маршрута сообщения в однород ной вычислительной системе; на фиг, 2 — функциональная схема блока выбора направления передачи информации; на фиг. 3 вЂ, функциональная схема демультиплексора; на фиг.. 4— функциональная схема i-го (i=1,9), буферного запоминающего блока; на фиг, 5 — схема возможных путей прохождения данных между произвольными процессорными элементами в вычислительной системе с использованием

;предлагаемого устройства; на фиг.б— пример кодирования возможных направлений передачи сообщения от произвольного процессорного элемента; на фиг. 7 — пример кодирования матрицы процессорных элементов размерностью

3 3 и направлений передач сообщений от процессорного элемента 3,1 к процессорному элементу 1,3; на фиг.8примеры образования кода сигнатуры, хранимЬго в специальном блоке памя10

ЗО

40 цессорного элемента 3,1 к процессорному элементу 1, 3 (а), модификации кода сигнатуры при правильном (S„) и неправильном ($я) формировании маршрута передачи сообщения (б); на фиг, 9 — функциональная схема генератора импульсов; на фиг, 10 — временные диаграммы работы генератора импульсов и основных узлов схемы.

Устройство для формирования маршрута сообщения в однородной вычислительной системе (фиг. 1) содержит девять буферных запоминающих блоков

1,1-1,9 типа "первым вошел — первым выл ел", блок 2 памяти сигнатур, блок

3 памяти констант, блок 4 выбора направления передачи информации, мультиплексор 5, буферный регистр 6 с тремя полями: адресным полем 6.1, операционным полем 6.2, контрольным полем (полем сигнатур) 6.3, блок 7 суммирования по модулю два, демультиплексор 8, элемент ИЛИ 9, генератор 10 импульсов, счетчик 11, деши4гратор 12, коммутатор 13, блок элементов И 14.1 — 14,8, блок 15 элементов И, элемент И 16, элемент И 17, триггер 18 управления, триггер 19 запуска, элемент И. 20 и дешифратор 21.

Кроме того, на фиг. 1 показаны входы 22.1-22,9 от соседних устройств и собственного процессорного элемента, выход 23 устройства к собственному процессорному элементу и выходы

24.1-24,8 устройства-к соседним уст.ройствам, а также управляющий выход 25.

Блок 4 выбора направления передачи информации (фиг. 2)содержит первую 26 и вторую 27 схемы сравнения и элемент И 28, Демультиплексор 8 (фиг. 3) образуют дешишратор 29 и группа блоков элементов И 30.1-30..8. -й (i=1,9) буферный запоминающий блок 1.i включает блок регистров 31,1--31.К (К - глубина очереди сообщений), демультиплексор 32, группу блоков элементов ИЛИ 33.1ЭЭ,К-1, первый блок элементов И

34,1-34.К, второй блок элементов

И 35.1-35 Ê, блок элементов ИЛИ

36.1-36,К, второй элемент И 37, первый элемент И 38 и элемент НЕ 39.

1501080

Элемент H 20 и обусловленные им связи служат для формирования сигнала на обращение к блоку 2 памяти сигнатур при выдаче информации от данного устройства.

Синхронизация работы устройства происходит по импульсам, которые формируются на выходах генератора 10 импульсов и представляют собой пять импульсных последовательностей (фиг, 10).Цикл работы состоит из пяти фаз..Каждая фаза работы устройства начинается тактовым импульсом соответствующей импульсной последовательности.

Группа буферных запоминающих блоков 1.1-1.9 предназначена для организации очередей сообщений, поступающих от восьми соседних устройств и собственного процессорного элемента °

Блок 2 памяти сигнатур служит для хранения кодов, определяющих правильное формирование маршрута пере- 10 дачи сообщения от данного устройства к устройствам-получателям сообщений, Блок 3 памяти констант предназначен для хранения кода (идентифика- 5 тора), определяющего местоположение устройства в матрице аналогичных устрой с тв, о суще с твляющих обмен сообщениями между процессорными элементами вычислительной системы, . 20

Блок 3 может быть выполнен в виде последовательного соединения генератора константы — фиксированного кода (тумблерного регистра и т,д.) и блока элементов И, к второму входу, которого подключен вход блока 3, Блок 4 выбора направления передачи информации служит для выбора и модификации направления передачи поступившей информации в зависимос- ЗО ти от кода устройства-получателя сообщения и кода (идентификатора) предлагаемого устройства, Мультиплексор 5 предусмотрен для коммутации входных сообщений, Буферный регистр 6 хранит код

-сообщения на время анализа и его обработки, Блок 7 суммирования по модулю два предназначен для модификации. посту- 40 пившей контрольной информации (сигнатуры) кодом идентификатора и кодом направления передачи сообщения, Демультиплексор 8 служит для коммутации передаваемого сообщения на один из восьми выходов устройства.

Элемент ИЛИ 9 формирует сигнал наличия хотя бы одного сообщения в одном из буферных запоминающих блоков 1.1 — 1.9, 50

Генератор 10 импульсов задает последовательность синхронизирующих импульсов, Генератор 10 импульсов .(фиг. 9) содержит управляемый генератор 40 импульсов, счетчик 41, дешифратор 42 и триггер 43 и формирует последовательность синхроимпульсов

Принцип действия генератора 10 пояс- няется временными диаграммами на фиг, 10. Посредством счетчика генератора 40, который включается единичным сигналом на входе, счетчика

41 с коэффициентом пересчета "5" формируется последовательность импульсов а,,, с,,,„и Г . Триг5

rep 43 устанавливается в единичное состояние импульсом и обнуляется

+ задним фронтом импульса с <, формируя при этом удлиненный импульс з, который является стробирующим сигналом опроса блоков 2 и 3.

Счетчик 11 совместно с дешифратором 12 служит для последовательного циклического опроса буферных запоминающих блоков 1.1-1.9.

Коммутатор 13 предназначен для коммутации либо начального кода сигнатуры (при передаче сообщения от данного устройства)> либо модифицированного кода сигнатуры (при передаче транзитного сообщения).

Блок элементов И 14.1-14,8 совместно с дешифратором 21 служит для pasрешения выдачи тактового импульса . на соответствующий выход устройства для записи выданного сообщения соседним, устройством.

Блок 15 элементов И разрешает выдачу (передачу) поступившего сообщения собственному процессорному элементу.

Элемент И 1б и триггер 18 управления предназначены для формирования управляющего сигнала при ненулевой сигнатуре, полученной по окончании формирования маршрута сообщения.

Триггер 18 устанавливается в единичное состояние при наличии сигнала на С-входе и нулевом сигнале на

S-входе.

1501080

По первому тактовому импульсу происходит обращение к соответствующему буферному запоминающему блоку путем увеличения содержимого счетчи- 5 ка 11 на единицу, По второму тактовому импульсу производится запись сообщения в буферный регистр 6.

По третьему тактовому импульсУ 10 происходит обращение к блокам 2 и 3 памяти сигнатур и констант.

По четвертому тактовому импульсу осуществляется выдача сообщения либо в соседние устройства, либо в собственный процессорный элемент для его дальнейшей обработки.

По пятому тактовому импульсу про— исходит сдвиг информации в буферном запоминающем блоке, из которого было 2п считано сообщение на обработку.

Далее цикл работы устройства по †вторяется путем. обращения к очередному буферному запоминающему блоку, Рассмотрим работу предлагаемого 25 устройства для формирования маршрута сообщения в однородной вычислительной системе.

Передача информации между любыми процессорными элементами в системе осуществляется транзитным способом через другие процессорные элементы массива (Фиг. 5), например, по восьми возможным направлениям (фиг. 6) с помощью предлагаемого устройства, Кроме того, в одно из восьми направлений информация может выдаваться от собственного. процессорного элемента.

Каждому процессорному элементу в системе присваивается свой идентификатор — адрес, определяющий местоположение процессорного элемента в системе (номер строки и номер столбца в матрице процессорных элементов) ° Передаваемая транзитом информация состоит из трех частей — адресной, операционной и контрольной,. Адресная часть представляет собой код адреса процессорного элемента, для которого предназначена данная операционная часть управляющего слова. Контрольная часть слова представляет собой код (структуру), однозначно опреде55 ляющий путь между двумя процессорными элементами — передатчиком и приемником информации по .минимальному физическому пути, По мере продвижения сообщения в сети процессорных элементов происходит модификация сигнатуры кодом (идентификатором) транзитного процессорного элемента и направлением передаваемой информации, Выбор направления передачи пришедшей информации в устройстве происходит следующим образом, Адресная часть пришедшей информации сравнивается с адресом (идентификатором) данного устройства по номерам строки столбца и определяется одно из девяти возможных направлений передачи (восемь направлений — на соседние процессорные элементы, девятое — на обработку данному процессорному элементу) по следующему правилу. Пусть А и  — коды адресов процессорного элемента — источника информации соответственно по верти1 кали и горизонтали размещения процессорных элементов в матрице, а С и D — коды адресов процессорного элемента — приемника информации..Выбор направления передачи информации on/ ределяется с помощью таблицы.

Перед началом работы устройства все элементы памяти находятся в исходном (нулевом) состоянии.

В блоке 3 памяти констант записан код адреса (идентификатор) (код строки и код столбца) данного устройства относительно других устройств в однородной вычислительной системе, При отсутствии информации в буферных запоминающих блоках 1,1 — 1.9 (входные очереди запросов пусты) на выходах признаков загрузки этих блоков инициируются нулевые сигналь1, которые не изменяют выходное состояние элемента ИЛИ.9. Нулевой сигнал с выхода элемента ИЛИ 9 не изменяет нулевого состояния триггера

19 запуска, а нулевой сигнал с его прямого выхода запрещает формирование тактовых импульсов с выходов генератора 10.

При поступлении информации от соседних процессорных элементов однородной структуры (например, при передаче данных между процессорными элементами в системе с динамической архитектурой или в систолическом массиве) на выходе признака загрузки одного (или нескольких) из буФерных запоминающих блоков 1.1-1,9 появляется единичный сигнал, который через элемент ИЛИ 9 устанавливает триггер 19 запуска в единичное сос01080 10

5б

9 15 тояние. Единичный сигнал на прямом выходе триггера 19 поступает на управляющий вход генератора )О импуль-, сов и разрешает формирование тактовых импульсов на его выходах для синхронизации работы устройства.

Тактовый импульс с выхода генератора 10 импульсов увеличивает содержимое счетчика 11 на единицу, На выходе дешифратора 12 инициируется единичный сигнал для опроса соответствующего буферного запоминающеro блока l..i (i =1,9). Если очередь в блоке 1 буферной памяти не пуста, то код с выхода счетчика ll поступает на управляющий вход мультиплексора

5 и разрешает по второму тактовому импульсу запись информации в буферный регистр 6.

Считываемая информация из буферЪ ных запоминающих блоков 1,1-1,9 состоит из трех частей вЂ,адресной, операционной и контрольной, которые заносятся соответственно в поля 6,1. 6.3 буферного регистра 6 (фиг ° 1).

В зависимости от вида обрабатываемой информации устройство может функционировать в двух режимах: обработки сообщения от собственного. процессорного элемента; обработки сообщения при передаче транзитной информации от соседних процесСорных

Элементов, Отличие в функционировании устройства в режиме передачи информации от собственного процессорного элеменФ та заключается в следующем. Так как в этом случае устройство является источником информации, то, следовательно, вместе с адресной и операционной частями соОбщения должна быть выдана сигнатура маршрута прохождения информации в зависимости от кода адреса приемника информации. Все сигнатуры маршрутов прохождения информации от данного устройства записаны в блоке 2 памяти сигнатур, В поле 6.3 буферного регистра 6 находится нулевая контрольная информация.

Счетчик 11 находится в состоянии, определяющем обращение к буферному запоминающему блоку, в котором хранится информация от собственного процессорного элемента. На соответствующем выходе дешифратора 12 присутствует сигнал логической единицы, который, поступая на управляющий вход коммутатора 13, разрешает прохождение через него информации с выхода блока 2 памяти сигнатур, Очередной тактовый импульс с выхода генератора 10 через элемент И 20 поступает на управляющий вход блока 2 памяти сигнатур и считывает из него информацию по адресу с выхода поля 6,! буферного регистра 6.

Код сигнатуры с выхода блока 2 памяти сигнатур через коммутатор 13 поступает на информационный вход демультиплексора 8. Кроме кода сигнатуры„ на информационный вход демультиплексора 8 поступает информация о коде адреса процессорного элемента — получателя информации, и непосредственно управляющей информации (например, начального адреса микропрограммы).

Выбор направления передачи информации от источника осуществляется блоком 4 выбора направления передачи информации (фиг. 2). Направление передачи информации осуществляется по минимальному физическому пути между процессорным элементом — передатчиком информации и процессорным элементом — приемником на основе сравнения двух кодов адресов процессорных элементов в однородной вычислительной среде. После анализа кодов адресов процессорных элементов в схемах 26 и 27 сравнения образуется код направления, поступающий на дешифратор 21 и дешифратор 29 демультиплексора 8 (фиг. 3). Информация с входа; демультиплексора 8 в зависимости от кода направления передачи поступает на один из выходов 24.1—

24.8 к одному из соседних процессорных элементов системы.

Очередной +актовый импульс а с выхода генератора 10 поступает через i-й (i=1.,8) элемент И 14.i на соответствующий выход 24.i для синхронизации записи сообщения в буферный запоминающий блок соседнего устройства. Далее устройство функционирует аналогично описанному.

При обработке транзитной информации (сообщения) от одного из соседних процессорных элементов происходит обращение к соответствующему буферному запоминающему блоку 1.1-1.8, Через мультиплексор 5 сообщение заносится в буферный регистр 6. При этом в поле 6.3 находится код сигнатуры маршрута прохождения между про12

01080

Z5

11 15 цессорными элементами вычислительной системы.

На информационный вход,демультиплексора 8 поступает код

Aïå (Ав+ At ) Кор®8е

1де A и А — код адреса приемника информации соответственно по вертикали и горизонтали в матрице процессорных элементов;

К вЂ” операционная часть сооп общения;

S — код сигнатуры;

Ф вЂ” знак конкатенации (сцепления} кодов, При передаче транзитной информации код сигнатуры при прохождении устройства модифицируется кодом адреса (идентификатором) устройства и кодом направления выдачи информации в одно из возможных направлений. Noдификация кода сигнатуры, поступающего с выхода поля 6.3 буферного регистра 6, происходит на блоке 7 суммирования по модулю два кодом направления, поступающим с выхода блока 4 выбора направления передачи информации и кодом адреса (идентификатора) с выхода блока 3 памяти констант. Полученная сигнатура (с учетом прохождения данного устройства и направления выдачи информации) с выхода блока 7 суммирования по модулю два через коммутатор 13 поступает для дальнейшей ее передачи совместно с адресной и операционной частями в соседние аналогичные устройства на информационный вход демультиплексора 8, Далее устройство функционирует аналогично описанному, По мере продвижения сообщения в матрице от модуля (устройства) — источника информации к модулю — приемнику информации происходит модификация сигнатуры маршрутом прохождения.

При совпадении кодов адресов модуля-приемника информации.с адресной частью принятого сообщения на выхоpах "Равно" первой 26 и второй 27 схем сравнения блока 4 выбора направления передачи информации формируются сигналы логической единицы. На выходе элемента И 28 также присутствует сигнал логической. единицы, Этот сигнал с выхода блока 4 выбора направления передачи информации поступает на вход блока 15 элементов И и разрешает при поступлении импульса с выхода генератора 10 прохождение операционной части сообщения (например, кода операции) на выход 23 устройства для дальнейшей его обработки собственным процессорным элементом, Кроме того, управляющий сигнал с выхода блока 4 выбора направления передачи информации поступает на управляющий вход синхронизации триггера 18. На входы элемента И 16 с нулевых выходов поля

6,3 буферного регистра 6 поступает код сигнатуры. Ошибка в формировании маршрута сообщения отсутствует при

S=0, в противном случае маршрут прохождения сообщения отличен от запланированного, При нулевой.сигнатуре

S=0 на выходе элемента И 16 присутствует сигнал логической единицы, идентифицирующий правильность прохождения маршрута сообщения, Этот сигнал поступает на инверсный вход триггера 18 управления и не изменяет его состояния. При Я О сигнал логического нуля с выхода элемента И 16 устанавливает триггер 18 в единичное состояние, На прямом выходе триггера

18 появляется сигнал логической единицы, поступающий на выход 25 устройства и идентифицирующий различия в пройденном маршруте с запланированным, т.е. признак ошибки.

Если очереди сообщений в буферных запоминающих блоках 1,1-1,9 пусты, то на выходе элемента ИЛИ 9 присутствует сигнал логического нуля. Этот сигнал поступает на инверсный вход элемента И 17 и разрешает при выда-. че последнего сообщения на соседнее устройство импульсом с выхода генератора 10 обнуление триггера 19 запуска. На этом устройство завершает свою работу, Запись .информации от соседних устройств или собственного процессорного элемента для ее анализа и дальнейшей передачи происходит следующим образом. Сообщение от соседнего устройства поступает на информационный вход соответствующего буферного запоминающего блока (фиг. 4).С информационного входа буферного запоминающего блока .сообщение поступает на информационный вход демультиплексора 32, В.начальный момент времени элементы памяти буферного запоминающего блока (блок регистров 31.1-31.К) находится

Фо рмула

13 15 в нулевом состоянии. На нулевых выходах j-го регистра Зl.j (j=l,К) присутствуют сигналы логической единицы, поэтому на выходах соответствующих элементов И 34,1 34.К присутствуют также сигналы логических единиц.

Буферный запоминающий блок реализует дисциплину обслуживания типа

FIFO ("первым пришел — первым обслужен"). Код, образованный выходом элементов И 34.1-.34.К, управляет процедурой записи поступающей информации в соответствующий регистр буферного запоминающего блока. Так, при коде 11...1, поступающем на адресный вход демультиплексора 32, информация записывается в регистр

31.1, при ходе 11...10 — во второй

3l,2 регистр и т.д,, одновременно с поступлением в буферный запоминающий блок информации на синхронизирующий

sxop, поступает тактовый импульс.

Этот импульс через элементы И 35.135.К и элементы ИЛИ 36.1-36.К поступает на синхронизирующие входы блока регистров 31,1-31.К, Однако запись поступившей информации производится только в регистр 31.1, так как адресный код демультиплексора 32 разрешает прохождение информации через блок элементов ИЛИ 33,1 на информационный вход регистра 31,1. Состояние этого регистра отлично от нулевого, и на выходе элемента И 34.1 появляется сигнал логического нуля, который за.прещает поступление тактовых импульсов через элемент И 35.1 и элемент

ИЛИ 36,1 на синхронизирующий вход регистра 31,1. Управляющий код изменя ется, и аналогичным образом очередное сообщение заносится во второй регистр 31.2 и т,д, При изменении состояния одного из регистров 31.131,К на выходе элемента И 38 появляется сигнал логического нуля и после инвертирования на элементе НЕ 39 на управляющем выходе буферного запоминающего блока появляется сигнал логической единицы, определяющий наличие сообщения в соответствующем буферном запоминающем блоке. По этому сигналу через элемент ИЛИ 9 (фиг.l) триггер 19 запуска устанавливается: в единичное состояние и устройство начинает функционирование аналогично. описанному.

После обработки информации (первого сообщения) послецний тактовый им01080

14 пульс цикла обработки поступает на синхронизирующий вход соответствующего буферного запоминающего блока, 5 на управляющий вход которого с выхода дешифратора 12 устройства поступает сигнал, разрешающий сдвиг информации в блоке регистров 3).1-31.К буферного запоминающего блока (фиг.4)

Управляющий сигнал поступает на вход элемента И 37. Тактовый импульс с выхода генератора 10 импульсов че— рез элемент И 37 и элементы ИЛИ 36.136,К поступает на синхронизирующие входы блока регистров 31.1 — 31.К, разрешая сдвиг информации (очереди поступивших на обслуживание сообщений). При этом данным импульсом блокируется по инверсному управляющему входу демультиплексор 32. В результате на его выходах присутствуют только нулевые сигналы, которые исключают искажение информации на блоках элементов ИЛИ 33, Далее генератор 10 импульсов формирует тактовый импульс, который поступает на третий вход счетчика 11, и начинается первая фаза очередного цикла обработки поступившего сообщения. изобретения

Устройство для формирования маршрута сообщения в однородной вычислительной системе, содержащее девять буферных запоминающих блоков, мультиплексор, буферный регистр, блок памяти констант, блок выбора направления передачи информации, триггер

4б запуска, генератор импульсов, счетчик, два дешифратора, два блока элементов И, демультиплексор, элемент

ИЛИ и три элемента И, причем информационные входы первого, второго, третьего, четвертого, пятого,шестого седьмого, восьмого и девятого буферных запоминающих блоков являются первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым о.и девятым информационными входами устройства соответственно, первые управляющие входы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого буферных запоминающих блоков являются первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым и девятым управляющими входами устройства соответственно, вторые

16 управляющие входы первого, второго, третьего, четвертого, пятого „шестого, седьмого, восьмого и девятого буферных запоминающих блоков соеди5 нены с первым выходом генератора импульсов, третьи управляющие входы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого буферных запоминающих блоков соединены с первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым .выходами первого дешифратора соответственно, управляющие выходы первого. второго, третьеГо, четвертого, -пятого, шестого, седьмого, восьмого и девятого буферных запоминающих блоков соединены с первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым входами элемента ИЛИ соответственно, информационные выходы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого буферных запоминающих блоков соединены с первым, вторым, третьим, четвертым пятым, шестым, седьмым, восьмым и девятым, информационными входами мультиплексора соответственно, второй выход генератора импульсов соединен с управляющим входом буферного регистра информационный вход которого подключен к выходу мультиплексора, управляющий вход которого соединен с выходом счетчика, третий выход генератора импульсов подключен к счет— ному входу. счетчика, вьгход которого соединен с входом первого дешифратора четвертый выход генератора им- 0 пульсов соединен с прямым входом первого элемента И, первым входом первого блока элементов И и первым входом второго блока элементов И, пятый выход генератора импульсов соединен с первым входом второго элемента И и с входом синхронизации блока памяти констант, первый выход которого соединен с первым входом блока выбора направления передачи информации, уп- . >O равляющий выход которого подключен к второму входу первого блока элементов И„ выход элемента ИЛИ соединен с входом установки единицы триггера запуска и с инверсным входом. первого элемента И, выход которого соединен с входом установки нуля триггера заггуска, .выход которого соединен c входом генератора импульсов, первый выход первого дешифратор» соединен с вторым входом второго элемента И, первый выход буферного регистра сое— динен с третьим входом первого блока элементов И, выход которого является первым информационным выходом устройства, второй выход буферного регистра соединен с вторым входом блока выбора направления передачи информации, первый и второй выходы буферного регистра соединены с первой и второй группами разрядов входа демультиплексора соответственно, третий выход буферного регистра соединен с входом третьего элемента И, информационный выход блока выбора направления передачи информации подключен к входу второго дешифратора и адресному. входу демультиплексора, первьгй, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы которого являются вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и. девятым информационными выходами устройства соответственно, выход второго дешифратора соединен с вторым входом второго блока элементов И, выход которого является первым управляющим выходом устройства, о т л и ч а ю щ е е"с я тем, что, с целью повьгшения быстродействия устройства при одновременном повышении достовериости передаваемой транзитной информации, в него введены блок памяти сигнатур, блок суммирования по модулю два, коммутатор и триггер управления, причем первый управляющий выход блока выбора направления передачи информации соединен с входом синхронизации триггера управления, информационный вход которого подключен к выходу третьего элемента И, выход триггера управления является вторым управляющим выходом устройства, первый выход первоГо дешифратора соединен с управляющим входом коммутатора„ выход которого подключен к третьей группе раз-рядов входа демультиплексора, второй выход блока памяти констант соединен с первым входом блока суммирования по модулю два, выход которого соединен с первым входом коммутатора, второй вход которого подключен к выходу блока памяти сигнатур, информационный вход которого соединен с вторым выходом буферного .регистра, третий выход которого подключен к

1501080

Код направления

Направление передачи сообщения

Соотношение кодов по верти в по горикали зонтали

А С

А С

А С

В>0

B=D

B(D

Влево вверх

Вверх

Вправо вверх

B>D

В=D

B (D

Влево вниз

Вниз

Вправо вниз

А(С

А С

А С

В) D

B=D

В(0

Вле.во

Свой модуль

Вправо

А=С

А=С первой группе разрядов второго входа блока суммирования по модулю два, вторая группа разрядов второго входа которого соединена с информационным выходом блока выбора направления передачи информации, управляющий вход блока памяти сигнатур соединен с нь|ходом второго элемента И.

111 (8)

000 (1)

001(2)

101(0)

100(5)

011 (4)

110(7)

010(3) 1501080

l501080

s=ooooor O+ oro oro О+ ooooor Q+ оома = ot oo

i501080

Составитель И.Поливода

Текред М.Ходанич

Корректор Н. Король

Редактор А,Огар

Заказ 4870/46 Тираж 668. Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям лри ГКНТ СССР

113035, Москва, Ж"35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r, Ужг р д, у . р

ft ее

У о о л. Гага ина 101