Устройство для считывания информации

 

Изобретение относится к автоматике и вычислительной технике , в частности, к устройствам для считывания информации. Цель изобретения - повышение надежности - достигается введением в устройство четырех регистров, двух компараторов, дешифратора, трех триггеров, формирователя импульсов, ключа, двух элементов И и элемента ИЛИ. 3 ил.

i i

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 К 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlQ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР, (21 ) 4278395/24-24 (22) 27.05.87 (46) 15.08 ° 89. Бюл . К 30 (71) Устиновский механический институт (72) P.Ì. Гараев, П.И. Тарасявичюс, P.Þ. Бенткус и В.Е. Лялин (53) 681 ° 327.12 (088.8) (56) Авторское свидетельство СССР

У 1183998, кл. С 06 К 15/14, 1983.

Авторское свидетельство СССР

N 1080165, кл. G 06 К 11/00, 1982.

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для считывания информации с ее последующим вводом в ЭВМ.

Цель изобретения — повышение надежности устройства.

На фиг.1 представлена схема предлагаемого устройства; на фиг.2схема блока памяти; на фиг.3 — схема арифметического блока.

Устройство содержит датчик 1 сигналов, блок 2 усилителей, первый 3, второй 4, третий 5 и четвертый 6 регистры, первый 7 и второй 8 компараторы, дешифратор 9, первый 10 и второй 11 блоки памяти, первый 12, второй 13 и третий 14 триггеры, формирователь 15 импульсов, первый 16, второй 17 и третий 18 ключи, блок элементов ИЛИ 19, первый 20, второй

21 и третий 22 элементы И и элемент

ИЛИ 23. Блок памяти (фиг.2) состоит из первого 24 и второго 25 сдвиговых

„„SU„„150 110 А1

2 (54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ (57) Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для считывания,информации. Цель изобретенияповышение надежности устройства— достигается введением в устройство четырех регистров, двух компараторов, дешифратора, трех триггеров, формирователя импульсов, ключа, двух элементов И и элемента ИЛИ. 3 ил. регистров, первого 26 и второго 27 коммутаторов, счетчика 28, триггера

29, генератора 30 импульсов, блока

31 умножения, блока 32 возведения в квадрат, первого 33, второго 34, третьего 35 и четвертого 36 сумматоров, арифметического блока 37, элемента ИЛИ 38 и формирователя 39 импульсов. Арифметический блок (фиг.3) состоит из первого 40, второго 41, третьего 42, четвертого 43 и пятого

44 блоков умножения, блока 45 вознедения в квадрат, первого 46, второго

47 и третьего 48 блоков вычитания, первого 49 и второго 50 блоков деления, первого 51, второго 52 и треть- его 53 регистров, первого 54 и второго 55 ключей и сумматора 56.

Устройство работает следующим образом.

Информация, считываемая датчиком 1 сигналов, состоит из нескольких последовательно передаваемых N-разрядных двоичных чисел, каждый считываех,(i-j) — n, х (i-j) х, (i-j) х,(i j) Е

Х. х (1-3))2 — n Ñ (х,(1-3))2

)»! j». !! х (1-j) — Ы, „х,(i-j)

jss

1501 м ьй к Од с О и р О В Ожд а (-. с я ! ми уп bc О и и О первому синхронизирующему выходу датчика 1. Датчик 1 сигналов передает в одном кадре информацию об одном исследуемом процессе тремя аналого-цифровыми представлениями с различными коэффициентами усиления,.что повышает динамический диапазон передаваемой информации при жестко заданной ее разрядности, После установки чет-. вертого регистра 6 в исходное состояние импульсом с второго синхронизирующего выхода датчика 1 происходит последовательный сдвиг единичного потенциала на выходах регистра 6 по первым синхрониэирующим импульсам с датчика 1. Полученные импульсы на выходах четвертого сдвигового регистра 6 являются исинхронизирующими для первого 3, второго 4 и третьего 5 регистров. В первый регистр 3 принимается информация о максимально усиленном представлении процесса (коэффициент усиления — Ы,), во второй регистр 5 — с меньшим коэффициентом усиления of,а в третий регистр б — информация о процессе без усиления. Иэ-за неидеальности характеристик этих усилителей отношение цифровых кодов усиленных сигналов об исследуемом процессе к концу неусиленного сигнала будет отличаться от предварительно заданных(.

Кроме того, появляется постоянный амплитудный сдвиг в! и р . Если

Лналогичные выражения и для коэффициентов d, и р „.

Таким образом, в первом регистре

3 будет значение х (i), а во втором регистре 4 — х (1), а в третьем— х (1)»

Компараторы 7 и 8 определяют наличие переполнения информации.в пер— вом регистре 3 и во втором регистре

4. В случае переполнения на их выходах появляется сигнал,"1" ° В случае, если не переполнено, импульс

110 4 значения сигналов в неусиленнол! канале, усиленном в а и в максимально усиленном в of, раз, обозначим

5 соответственно х (1), x (i) и х,(i), то искомое значение сигнала об исследуемом процессе обозначим x(i), 1,М, которое необходимо ввести в ЭВМ, в случае, если х,(i) не переполнено„ принимается равным

Х(1) = р, + of, Х/1), если х,(i) переполнено, а х (i) нет, то

15 х(1) = р +a(,х (1).

Если же х, (i) и x (i) переполнены,то

Э

Коэффициенты р o(,, р и d определяются методом наименьших квадратов по последним и переполненным значениям сигналов х з х х, минимизируя выражение!!

2 (х,(1-j) — (p, С,х,(i j)))

1а! и

X (x3(i j) (p+d (x (1 j)))

1!

Минимум первого из них достигается на значениях с второго выхода датчика 1 через стробирующий вход дешифратора 9 проходит на первый выход дешифратора 9.

Этот импульс поступает на управляющий вход первого блока 10 памяти и задним фронтом установит в единичное состояние первый триггер 12.

Блоки 10 и 11 памяти (фиг.2) работают следующим образом. По переднему фронту импульса на управляющем входе происходит одновременный. сдвиг параллельных разрядов и запись

1501110

50 в первую группу разрядов первого сдвигового регистра 24 значения сигнала х,(i), а во второй сдвиговый регистр 25 — значение х (i). Предва5 рительно перед началом работы устройства эти регистры обнуляются.

Передний фронт импульса с управляющего входа устанавливает в ноль счетчик 28 и сумматоры 33-36, а задний фронт устанавливает в единичное состояние триггер 29. При этом, положительный уровень с его выхода разрешает работу генератора 30, им-, пульсы с которого начинают поступать на счетный вход счетчика 28 и на стробирующие входы сумматоров

33-36.

Для определенности считаем, что регистры 24 и 25 уже заполнены. Тогда цифровой код со счетчика 28 служит адресным для коммутаторов 26 и

27. По переднему фронту импульсов с генератора 30 происходит суммирование значений в сумматорах 33-36, в 25 первом сумматоре 33 — значения х (i), которое получается на. выходе блока

32, а во втором — значения х,(i),в третьем — значения х,(i) хз (i) которые получаются на выходе блока 31 30 умножения, в четвертом — значения х э(). После опроса всех -групп выходов регистров 24 и 25 на выходе переполнения счетчика 28 появляется положительный фронт, который устанавливает триггер 29 в исходное состояние, запрещая тем самым работу генератора 30 импульсов, и поступает на формирователь 39, На выходе последнего формируется синхронизирующий 40 импульс, являющийся выходным для блока 10 памяти.

Арифметический блок 37 (фиг.3), который реализует функции, определяемые выражениями (4 и 5), производит вычисление коэффициентов,и р по значениям 2х х,, х,х и

Хх, которые поступают с сумматоров

33-36 оответственно на первый,второй, третий и четвертый входы арифметического блока 37. Полученнь1е коэффициенты на выходах блока 49 деления и на выходах блока 50 деления — p служат основой для определе1 ния значений x(i) по выражению (1) .

Для Этого на пятый вход арифметического блока 37 подается значение х,(i). Цифровой код с сумматора 56 является выходным как для арифметического блока 37, так и для блока 10 памяти, В случае неполного заполнения сдвиговых регистров 24 и 25 информацией, на выходе элемента ИЛИ 38 имеется нулевой потенциал. В этом случае определение реальных коэффициентов с(„ и р, некорректно и указанный нулевой потенциал поступает в арифметический блок 37. В последнем ключи 54 и 55 переключаются на выходы регистров 52 и 53, в которые предварительно занесены ожидаемые значения с(, и р, При полном заполнении регистров 24 и 25 на выходе элемента ИЛИ 38 появляется единичный уровень, переключающий ключи

54 и 55 на реально вычисленные значения коэффициентов с(, и р,. В исхо ной информации значение коэффициента р всегда отлично от нуля и

1 поэтому возможность появления полностью нулевой информации на входах, элемента ИЛИ 38 исключена. Информация с выхода блока 10 памяти поступает на первый ключ 16, который открыт разрешающим потенциалом с первого триггера 12 и далее через блок элементов ИЛИ 19 на выход устройства. Синхронизирующий импульс для . выходного сигнала поступает с синхронизирующего выхода блока 10 памяти через открытый первый элемент

И 20 и элемент ИЛИ 23.

Формула изобретения

Устройство для считывания информации, содержащее датчик сигналов, первый выход которого соединен с первым входом блока усилителей,первый и второй блоки памяти, первые выходы которых соединены с информационными входами первого и второго ключей, выходы которых соединены с первым и вторым входами блока элементов ИЛИ, первый триггер, первый

KoMIIQpBT0p и первый и второй элементы И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит четыре регистра, второй компаратор, дешифратор, второй и третий триггеры,формирователь импульсов, третий ключ, третий элемент И и первый элемент

ИЛИ, второй и третий выходы датчика сигналов соединены с вторым и третьим входами блока усилителей, 1501110 первый выход которого соединен с информационными входами первого, второго и третьего регистров, входы синхронизации которых соединены с первым, вторым и третьим выходами четвертого регистра, выход "Сброс" которого соединен о вторым выходом блока усилителей, а вход синхрони-. зации соединен с третьим выходом блока усилителей, входы "Сброс". пер" вого, второго и третьего триггеров и вход стробирования дешифратора соединены с третьим выходом блока усилителей, выходы первого и второго регистров соединены с входами riepвого и второго компараторов и с первыми информационными входами первого и второго блоков памяти соответственно, выход третьего регистра соединен с вторыми информационными входами первого и второго блоков памяти и с информационными входами третьего ключа, выходы первого и второго компараторов соединены с первым и вторым информационными входами дешифратора, первый и второй выходы дешифратора соединены с установочными входами первого и второго триггеров и с управляющими входами первого и второго блоков памяти, третий вьиод дешифратора соединен с установочными входами третьего триггера и с входом формирователя импульсов, выход которого соединен с

5 первым входом третьего элемента И, выход третьего триггера соединен с входом управления третьего ключа и с вторым входом третьего элемента И, выход первого триггера соединен с управляющим входом первого ключа и с первым входом первого элемента И, второй вход которого соединен с вторым выходом первorо блока памяти,а выход соединен с первым входом первого элемента ИЛИ, выход третьего ключа соединен с третьим выходом блока элементов ИЛИ, выход которого является первым выходом устройства, выход второго триггера соединен с управляющим входом второго ключа и с первым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, а выход первого элемента ИЛИ является вторым выходом устройства, второй выход второ- го блока памяти соединен с вторым выходом второго элемента И.

Фиг.З

Составитель А, Глотов

Редактор Ю. Середа Техред М.Дидык Корректор N. Васильева

Заказ 4873/48 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101