Разделитель коррелограмм

 

Изобретение относится к вычислительной и измерительной технике и может быть использовано для определения корреляционной функции каждого из суммы случайных сигналов, подвергнутых различным масштабно-временным искажениям. Цель изобретения - повышение точности. Устройство содержит генератор 1 тактовых импульсов, делители 2, 3 частоты, управляемый делитель 4 частоты, аналого-цифровые преобразователи 5, 6, мультиплексоры 11-15, коррелятор 16, счетчики 19, 20, триггеры 30-33, блоки 24-26 элементов И, блоки 7-10, 17, 18 памяти, элемент И 27, элементы НЕ 28, 29, накапливающий сумматор 36, блок 37 деления, вычитатели 21-23, блоки 34, 35 регулируемой задержки. Уменьшение взаимного влияния разделяемых коррелограмм и за счет этого повышение точности измерения параметров каждой из коррелограмм при работе с суммой сигналов, подверженных различным масштабно-временным искажениям, осуществляются в два этапа путем последовательного вычисления коррелограмм и последующего вычитания сглаженной коррелограммы другого процесса. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 15/336

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

/7уск

ЫЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ П НТ СССР (21) 4363090/24-24 (22) 12.01.88 (46) 07.09.89. Бюл. Н 33 (72) В.В. Динкевич (53) 68 1.3 (088.8) (56) Авторское свидетельство СССР

Р 1406602, кл. G 06 F 15/336, 1986. (54) РАЗДЕЛИТЕЛЬ КОРРГЛОГРАММ (57) Изобретение относится к вычислительной и измерительной технике и может быть использовано для опр-.— деления корреляционной функции каждого из суммы случайных сигналов, подвергнутых различным масштабно-временным искажениям. Цель изобретения повышение точности. Устройство с«держит генератор 1 тактовых импульсов, делители 2, 3 частоты, управляемый делитель 4 частоты, аналого-цифровые

„„SU,» 1506453 A i

2 преобразователи 5, 6, мультиплексоры 11 — 15, коррелятор 16, счетчики 19, 20, триггеры 30-33, блоки 24-26 элементов И, блоки 7-10, 17, 18 памяти, элемент И 27, элементы НЕ 28, 29, накапливающий сумматор 36, блок 37 дезения, вычитатели 21-23, блоки 34, 35 регулируемой задержки. Уменьшение взаимного влияния разделяемых каррело;-рзмм и за счет этого повышение точности измере»чя пароме-. ов каж;тои из коррелограмм при работе с суммой сиг налов, псдверженных различньм гасштабно-временным искажениям, осушествляются в два этапа путем последовательного вычисления коррелогра и последующего вьчитания сглаженной коррелограммы другого процес:а. 1 ил.

15064 53 4

Изобретение относится к вычислительной и измерительной технике и может быть использовано для определения корреляционной функции каж5 дого из уммы случайных сигналов, по подвергнутых различным Màсштабновременным искажениям.

Цель изобретения- повышение точ10

25 ности, На чертеже изображена блок-схема разделителя корр е:тограмм.

Разделитель содержит генератор 1 тактовых импульсов, делители 2 и 3 частоты, управляемый делитель 4 частоты, аналого-цифровые преобразователи (АЦП) 5 и 6, блоки 7-10 памяти, мультиплексоры 11 — 15, коррелятор 16, блоки 17 и 18 памяти, с етчики 19 и

20, вычитатели 21-23, блоки 24-26 20 элементов И, элемент И 27, элементы

НЕ 28 и 29 триггеры 30-33, блоки 34 и 35 регулируемой задержки, накапливающий сумматор 36 и блок 37 деления.

Разделитель коррелограмм работает следующим образом.

На вход А поступает сигнал x(t)+

y(t), на вход Б — см нал х(в+К„г)+

y(t+K t) . В первом цикл разделитель 30

Y настроен на коэффициент К „масштабновременных искажений (МВИ) процесса х, В результате выполнения этого цикла в блоке памяти устройства хранится сумма КФ процесса х и сглаженной КФ процесса у. Во втором цикле разделитель настраивается на коэффициент

К MBH процесса .; и определяет сумму

КФ процесса у со сглаженной КФ процесса х. Эта сумма тоже запоминается в 40 памяти устройства, чем завершается первый этап его работы.

Улучшить разделение коррелограмм можно, если знать вклад, который вносят сглаженные КФ в результате, по- 45 лученные на первом этапе. Оценка этого вклада для кажцои из коррелограмм и его вычитание из сумм, полученных на первом этапе, производятся в двух циклах второго этапа работы раздели50 теля коррелограмм.

В исходном состоянии счетчики 19 и 20, триггеры 30-33 и накапливающий сумматор 36 обнулены. Анализируемые сигналы поступают на входы А и Б, 55 на входах К „и К „присутствуют коды соответствующих коэффициентов МВИ.

Мультиплексор 13 подключает код К „ к входу блока 17 и;мяти, выполняющего функции преобразователя кода. Благодаря этому на управляющий вход делителя 4 частоты поступает код, соответствующий значению коэффициента

К„ MBH процесса х. Объемы памяти блоков 7 и 8 таковы, что в них помещаются выборки входных реализаций, обеспечивающие вычисление коррелограммы с необходимым фактором усреднения. Объем идентичных блоков 9 и 10 памяти таков, что каждый их них способен хранить одну коррелограмму.

Первый цикл работы на первом этапе начинается с приходом запускающего импульса, который включает генератор

1 и подтверждает (устанавливает) нулевое состояние триггеров 30-33. Тактовые импульсы проходят через делитель 2 и поступают на вход запуска

АЦП 5 и через мультиплексор 11 на синхровход блока 7 памяти. Делитель

4 имеет в первом цикле коэффициент деления, определяемый значением коэффициента К„, а именно в 1 (1+K „) раз меньший, чем делитель 2. Импульсы с его выхода тактируют АЦП 6 и через мультиплексор 12 блок 8 памяти.

Таким образом, входные сигналы

А и B дискретизируются, каждый со своей частотой (сигнал А с частотой сигнал Б с частотой fî(1+К„) и записываются в блоки 7 и 8 памяти. Запись отсчетов продолжается до переполнения счетчика 19, емкость которого определяется объемом выборки входных реализаций, необходимой для построения коррелограммы, и равна количеству отсчетов в выборке. Импульс с выхода счетчика 19 поступает на вход триггера 30 и устанавливает его в состояние "1". При этом мультиплексоры 11 и 12 подключают выход целителя 3 частоты к синхронизируюшим входам блоков 7 и 8 памяти и входу счетчика 19.

Начинается считывание выборки из блоков 7 и 8 памяти с частотой следования импульсов на выходе делителя 3. Фиксированный коэффициент деления делителя 3 частоты выбран таким, чтобы за время заполнения импульсами с его выхода счетчика 19 произошло построение коррелограммы коррелятором 16. Поскольку дискретизация входных сигналов выполнялась с различной частотой, а воспроизведение отсчетов из памяти — с одинаковой частотой, то произошло взаимное мас5 15064 штабно-временное преобразование входных сигналов, которое скомпенсировано

MBH процесса х. Отсчеты реализаций сигналов А и Б поступают на входы коррелятора 16, который определяет КФ между ними. Отсчеты КФ через открытые элементы И 24 и 25 записываются в блок 9 памяти. Таким образом, в первом цикле происходит запись в блок 10

9 памяти первичной Кф процесса х которая, кроме собственно КФ процесса х, содержит сглаженную Кф процесса у.

По окончании первого цикла счетчик

19 переполняется и возвращает триггер 30 в нулевое состояние. Триггер

31.при этом переходит в состояние

"1" и с помощью мультиплексора 13 подключает .од К к входу блока 17.

Работа разделителя коррелограмм во 20 втором цикле протекает аналогично первому за исключением того, что во втором цикле происходит взаимное масштабно-временное преобразование входных сигналов, компенсирующее Г1ВИ про- 25 цесса у, отсчеты КФ через элементы

И 24 и 26 записываются в блок 10 памяти.

По окончании второго цикла триггер

32 переходит в состояние "1", сигнал с его выхода, пройдя через элемент

НЕ 29, блокирует режим записи в блоки 9 и 10 памяти. Так начинается второй этап работы разделителя коррелограмм, на котором блоки 9 и

10 памяти работают в режиме считыва35 ния.

Триггер 33 находится в состоянии

II

"О, благодаря этому содержимое блока 9 памяти, т.е. первичная КФ про- 4р цесса х, через мультиплексор 14 поступает на узел сглаживания, состоящий из блоков 34, 22, 36 и 37 ° Разность К „-К коэффициентов NBH процессов х и у с выхода вычитателя 21 через преобразователь кода, выполненный в виде блока 18 памяти, поступает на управляющие входы двух идентичных блоков 34 и 35 регулируемой задержки. Поэтому каждый из низ задерживает поступающие на него отсчеты на время (К „- К„)Т, являющееся параметром сглаживания. В силу этого на выходе вычитателя 22 формируется разность между первичной КФ процесса х и той же КФ задержанной на время (К„-К,,)Т. Включенный после накапливающего сумматора 36 блок 37 деления осуществляет масштабирование

53 6 сглаженной КФ путем деления на параметр сглаживания, который поступает ат блока 18. На выходе блока 37 деления формируется сглаженная первичная

КФ процесса. Одновременно происходит считывание блока 10 памяти, хранящего первичную КФ процесса у. Последняя является суммой собственно КФ процесса у и сглаженной КФ процесса х, следовательно, вычитание иэ нее сглаженной первичной КФ процесса х уменьшает вклад одной коррелограммы в другую. Вычитание происходит с помощью вычитателя 23. Блок 35 регулируемой задержки используется в схеме для синхронизации первичной КФ, поступающей с выхода мультиплексора 15,и сглаженной КФ, задержанной на время (К„-К )Т.

Таким образом, в первом цикле второго этапа на выходе вычитателя 23 формируется коррелограмма процесса у, полностью очищенная от вклада коррелограммы процесса х. По окончании первого цикла происходит переполнение счетчика 20, емкость которого равна объему блока 9 (10) памяти.

Триггер 33 устанавпивается в состояние "1" и переводит мультиплексоры

14 и !5 в положение, при котором на выход мультиплексора 14 и, следовательно, на схему сглаживания поступает первичная Кф процесса у, т.е. содержимое блока 10 памяти, а на блок 35 регулируемой задержки и далее.вычитатель 23 — содержимое блока

9 памяти, т.е. первичная КФ процесса х. В результате этого во втором цикле второго этапа на выходе вычитателя 23 формируется коррелограмма процесса х, очищенная от вклада коррелограммы процесса у. ф о р мула и з о б р е т ения

Разделитель коррелограмм, содержащий два аналого-цифровых преобразователя, коррелятор, четыре блока памяти, генератор тактовых импульсов, элемент И, три блока элементов И, четыре триггера, два делителя частоты, управляемый делитель частоты, четыре мультиплексора, два счетчика, вычитатель, причем информационные входы первого и второго аналого-цифровых преобразователей являются соответствующими информационными входами разделителя, выходы первого и второго аналого-цифровых преобразователей со15064 53 ели не пы с информационными входами соотверственпо перв< г < и и < ор< го блоков памяти, выходы которых соедине ны с соответствующими входами корре5 лятора, выход которогo соединен с группой информационных входов первого блока элементов И, вход запуска генератора тактовых импульсов соединен с входами установки в "0" с перво-10 го по четвертый трйггеров и является входом запуска разделителя, выход генератора тактовых импульсов соединен с входами первого и второго делителей частоты и с входом управляемого делителя частоты, выходы первого делителя частоты и управляемого делителя частоты соединены соответственно с входами запуска первого и второго аналого †цифров преобразова-120 телей и с первыми информационными входами соответственно первого и второго мультиплексоров, управляющие входы которых соединены с выходом первого триггера, выход первого муль- 25 типлексора соединен с синхронизирующим входом первого блока памяти и со счетным входом первого счетчика, выход переполнения котор 1го соединен с выходом установки в "1" первого 30 триггера, выход второго мультиплексора соединен с синхронизпрующим в%одом второго блока памяти, выход второго делителя частоты соединен с вторыми информационными входами пяр вого и второго мультиплексоров, выход второго триггера соединен с входом установки в "1" третьего триггера, выход элемента И соединен со счетным входом второго счетчика, выход 40 переполнения которого соединен с входом установки в "1" четвертого триггера, выход которого соединен с управляющим входом третьего мультиплексора, выходы второго и третьего блоков 45 элементов И соединены с информацион-, ными входами соответственно третьего и четвертого блоков памяти, выход четвертого блока памяти соединен с первым информационным входом четвер50 того мультиплексора, о т л и ч а юшийся тем, что, с целью повышения точности, в него введены два элемента HE накапливающий сумматор, блок деления, второй и третий

55 вычитатели, два блока регулируемой задержки, пятый и шестой блоки памяти, пятый мультиплексор, причем первый и второй информационные входы пятого мультиплексора соединены соответственно с входами уменьшаемого и вьп<итаемого первого вычитателя и являются входа ми зада пня ко эффи цие н- тов искажений соответственно первого и второго сигналов разделителя, выход пятого мультиплексора соединен с синхрониэирующим входом пятого блока памяти, выход которого соединен с управляющим входом управляемого делителя частоты, прямой выход первого триггера соединен с входом установки в "1" второго триггера, выход первого блока элементов И соединен с группами информационных входов второго и третьего блоков элементов И, выход второго триггера соединен с управляющим входом пятого мультиплексора с управляющим входом третьего блока элементов И и через первый элемент НЕ с управляющим входом второго блока элементов И, выход третьего триггера соединен с первым входом элемента И и через второй элемент HE с управляющим входом первого блока элементов И, выход второго делителя частоты соединен с синхрониэирующими входами третьего и четвертого блоков памяти и вторым входом элемента И, выход четвертого блока памяти соединен с первым информационным входом третьего мультиплексора, второй информационный вход которого соединен с вторым информационным входом четвертого мультиплексора и выходом третьего блока памяти, выход четвертого триггера соединен с управляющим входом четвертого мультиплексора, выход которого соединен с информационным входом первого блока регулируемой задержки, выход которого соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с выходом блока деления, вход делителя которого соединен с входами задания временного параметра первого и второго блоков регулируемой задержки и выходом шестого блока памяти, адресный вход которого соединен с выходом первого вычитателя, выход третьего мультиплексора соединен с входом уменьшаемого третьего вычитателя и информационным входом второго блока регулируемой задержки, выход которого соединен с входом вычитаемого третьего вычитателя, выход которого соединен с входом накалливаюшего сумматора, выход которого

9 1506453 l0 соединен с входом делимого блока де- ется выходом разделит ля, ления, выход второго вычитателя являСоставитель В. Орлов

Техред М.Моргентал

Корректор Т. Малец

Редактор В. Петраш

Заказ 5440/51

Тираж 668

Подписное

ВНИИПИ Государ< твенного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101