Устройство для контроля управляющей эвм

 

Изобретение относится к вычислительной технике, в частности к проектированию устройств для контроля и защиты от сбоев в управляющих ЭВМ. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ ПОВЫШЕНИЕ ДОСТОВЕРНОСТИ КОНТРОЛЯ. ПОСТАВЛЕННАЯ ЦЕЛЬ ДОСТИГАЕТСЯ ТЕМ, ЧТО В УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УПРАВЛЯЮЩЕЙ ЭВМ, СОДЕРЖАЩЕЕ ДЕШИФРАТОР, ЧЕТЫРЕ ТРИГГЕРА, ДВА ЭЛЕМЕНТА ИЛИ, ТРИ ЭЛЕМЕНТА И, ДВА ЭЛЕМЕНТА ЗАДЕРЖКИ, ДВА ФОРМИРОВАТЕЛЯ ИМПУЛЬСОВ, ДВА РЕГИСТРА, СХЕМУ СРАВНЕНИЯ, ДОПОЛНИТЕЛЬНО ВВЕДЕНЫ ПЕРВЫЙ И ВТОРОЙ БЛОКИ ПОСТОЯННОЙ ПАМЯТИ, ДЕШИФРАТОР КОМАНД ПЕРЕХОДА, КОММУТАТОР, ПЕРВЫЙ И ВТОРОЙ СУММАТОРЫ, ЭЛЕМЕНТ ЗАДЕРЖКИ, ДВА ЭЛЕМЕНТА ИЛИ, ЧЕТЫРЕ ЭЛЕМЕНТА И И ЭЛЕМЕНТ НЕ. УСТРОЙСТВО ПОЗВОЛЯЕТ ЗАФИКСИРОВАТЬ ИСКАЖЕНИЕ В РЕЗУЛЬТАТЕ СБОЯ ЛЮБЫХ БИТ ИНФОРМАЦИИ, ВВОДИМЫХ В ПРОЦЕССОР ЭВМ ИЗ ПАМЯТИ ДЛЯ ХРАНЕНИЯ ПРОГРАММЫ. 5 ИЛ.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1!) А1 (g1) 4 G 06 F 11/28

3Л 0 "(!

ЛАТЕ 1й 11,) i

БИБА) l

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4385800/24-24 (22) 29.02.88 (46) 15.11.89.Бюл. М - 42 (71) Уфимский авиационный институт им. Серго Орджоникидзе (72) ().П.Жиляев, В.N.Казанцев, А.Ф.Гирманов и А.П.Жиляев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Р 1120339,.кл. 0 06 F 11/28, 1983.

Авторское свидетельство СССР

1(1019451, кл. G 06 F 11/00, 1981. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УПРАВЛЯ10ЩЕЙ 3ВМ (57) Изобретение относится к вычислительной технике, в частности к проектированию устройств для контроля и защиты от сбоев в управляющих ЭВМ, Изобретение относится к вычислительной технике и может быть использовано в системах автоматического управления на базе ЭВМ для контроля выполнения программ на ЭВМ и восстановления вычислительного процесса при сбоях.

Цель изобретения — повьппение достоверности контроля.

На фиг.1 представлена функциональная схема устройства.

Устройство содержит первый блок постоянной памяти (БПП1) 1, второй блок постоянной памяти (БПП2)2, первый элемент ИЛИ 3, элемент НЕ 4, первый элемент И 5, второй элемент

И 6, третий элемент ИЛИ 7, первый формирователь импульсов 8, четвертый

Целью изобретения является повьппение достоверности контроля. Поставленная цель достигается тем, что в устройство для контроля управляющей ЭВМ,содержащее дешифратор, четыре триггера, два элемента ИЛИ, три элемента И, два элемента задержки, два формирователя импульсов, два регистра, схему сравнения, дополнительно введены первый и второй блоки постоянной памяти, дешифратор команд перехода, коммутатор, первый и второй сумматоры, элемент задержки, два элемента ИЛИ,четыре элемента И и элемент HF.. Устройство позволяет зафиксировать искажение в результате сбоя любых бит информа- а цни, вводимых в процессор ЭВМ из паЯ мяти для хранения программы. 5 ил. элемент И 9, второй элемент задержки

10,пятый элемент И ll, дешифратор 12 команд перехода (ДКП), первый триггер 13, третий элемент И 14, второй элемент ИЛИ 15, второй триггер 16, дешифратор 17, первый элемент 18 задержки, третий триггер 19, третий элемент 20 задержкч, четвертый элемент ИЛИ 21,шестой элемент И 22, второй формирователь 23 импульсов,первый регистр 24, коммутатор 25, схему

26 сравнения, четвертый триггер 27, седьмой элемент И 28, первый сумматор 29, второй сумматор 30, второй регистр 31, шину 32 данных (ШД), шину адреса 33 (ША), вход 34 запроса, вход

35 запроса, вход 36 ВВОД, вход 37 признака начала команды (НК), вход

1522216

38 сигнала ВЫВОД, вход 39 синхронизации пассивного устройства (СИП), вход 40 запроса оперативного запоминающего устройства (ЗпрОЗУ), вход

4! запроса внешних устройств (ЗпрВУ), вход 42 сигнала прерывания (ПРЕР), вход 43 сигнала начальной установки (НУ).

На фиг.2 представлена временная !О диаграмма функционирования устройства при отсутствии сбоя в аппаратуре контролируемой ЭВМ, где ШД вЂ” информация на шине данных 32; ША — информация на шине адреса 33; ЗпрБПП1 — сиг- IS нал запроса БПП! 1; ВВОД - сигнал ввода информации в процессор контролируемой 3BN на линии сигнала ВВОД

36; Т1 — сигнал на инверсном выходе .первого триггера 13; СчБПП2 — сигнал 20 считывания информации из БПП 2; Т2— сигнал на прямом выходе второго триггера !б; ЙК вЂ” сигнал начала команды на линии сигнала НК 37; ЗпРГ1 сигнал записи в РГ1 24; СИП вЂ” сигнал 25 синхронизации пассивного устройства на линии сигнала СИП 39; РГ2 содержимое РГ2 31- ITPEP — сигнал прерывания на линии сигнала

ПРЕР 42; РГ1 — содержимое РГ1 24; 3О

КОП вЂ” код операций текущей команды контролируемой 3BN; КС контрольная сумма; gt — время задержки первого элемента задержки !8; 1 — время задержки второго элемен35 та задержки IO; ht> — время задержки третьего элемента задержки 20.

На фиг.3 представлена временная диаграмма функционирования устройства в момент фиксации сбоя, где ЛД— информация на шине данных 32, ША— информация на шине адреса 33, ЗпрБПП1 — сигнал запроса БПП1 l,ÂBOÄ " сигнал ввода информации в процессор на линии сигнала ВВОД 36, Т! — сигнал 45 на инверсном выходе первого триггера

13, СчВПП2 — сигнал считывания БПП2 2, Т2 — сигнал на прямом выходе второго триггера 16, НК - сигнал начала команды на линии сигнала НК 37,ЗпРГ! сигнал записи в РГ1 24, СИП - сигнал синхронизации пассивного устройства на линии сигнала СИП 39, РГ2 — содержимое РГ2 31, ЛРЕР - сигнал прерывания на линии сигнала ПРЕР 42, РГ1 содержимое РГ! 24, КОП - код операции текущей команды, контролируемой

ЭВМ, - время задержки первого элемента задержки 18, ht 1 — время задержки второго элемента задержки 10; — время задержки третьего элемента задержки 20; КС вЂ” контрольная сумма.

На фиг.4 представлена временная диаграмма при выходе из прерывания и восстановления вычислительного про- . цесса, где ШД информация на шине данных 32, ША — информация иа шине адреса 33, ЗпрВУ - сигнал запроса внешних устройств контролируемой ЭВМ, м

ВВОД - сигнал ввода информации в процессор ЭВМ на линии сигнала ВВОД 36, ДШ - сигнал на выходе дешифратора

17, IIPEP — сигнал прерывания на линии сигнала ПРЕР 42 ° РГ1 — содержимое РГl 24,,КОП - код операции текущей команды контролируемой ЭВМ.

На фиг.5 показано расположение информации в БПП1 1 и БПП 2, где.Аотносительный двенадцатиразрядный адрес ячейки 811111 1 и БПП2 2,КОП— код операции.

Устройство работает- следующим образом.

Рабочая программа контролируемой

ЭВМ заносится в БПП! l а все программные константы - в БПП2 2,Двекадцатиразрядные относительные адреса

БПП1 1 и БПП2 совпадают, но абсолютные шестнадцатиразрядные адреса

БПП1 1 и БПП2 2 различны. Старшие (l3 - 15) разряды абсолютного адреса поступают на селектор адреса ЭВМ,который и выдает управляющие сигналы запроса БПП1 1 нли БПП2 2. Таким образом, процессор ЗВМ обращается к

БПП1 1 и БПП2 2 при считывании команд и программных констант. Контроль вычислительного процесса осуществляется в конце каждого линейного участка при считывании иэ БПН! 1 команды перехода посредством сравнении законленной в РГ2 31 суммы с контрольной, извлекаемой из БПП2 2. Двенадцатиразрядные относительные адреса ячеек

БПП1 1, содержащих коды операций перехода (KOII) и ячеек БПП2 2, содержащих контрольные суммы соответствующих линейных участков, совпадают (фиг.5), Рассмотрим выполнение х-й однослов" ной команды перехода, состоящей лишь из кода операции перехода (КОПп), при отсутствии сбоев во время выполнения данного линейного участка (фиг.2),Процессор ЗВМ передает по ШД 32 адрес

55

15222 ячейки БПП1 1, содержащей КОПп, после выставления этого адреса на ША 33 селектор адреса ЭВМ вырабатывает сигнал

ЗпрБПП1, который по линии 34 поступа5 ет на первый вход первого элемента

ИЛИ 3. На втором входе первого элемента ИЛИ 3 в этот момент уровень

"0" с выхода элемента НЕ 4 и поэтому с выхода первого элемента ИЛИ З.на )p блокировочный вход BIIIII 1 поступает сигнал уровня "0", разрешающий работу БПП1 1. После чего процессор ЗВМ вырабатывает сигналы НК и ВВОД,сигнализируя о том, что процессор готов 15 принять информацию от БПП1 1. Сигнал

ВВОД с линии 36 через четвертый элемент И 9 поступает на вход второго элемента задержки 10, с выхода которого в процессор ЭВМ по линии 39 пос- 20 тупает сигнал CHIT задержанный на время Д1 относительно сигнала

ВВОД, необходимое для срабатывания сначала БПП1 1, затем первого 29 и второго 30 сумматоров. Одновремен- 25 но сигнал ВВОД поступает на вход считывания БПП1 1, из которого считывается KOIIi на ШД 32, Первые четыре разряда (Π— 3) КОП поступают на первый информационный вход коммутато- 30 ра 25, который сигналом уровня "1" с выхода пятого элемента И 11 включен на передачу информации с первого входа на выход, разряды 4 -. 15 КОП попадают на первый информационный вход первого сумматора 29. На вторые информационные входы первого 29 и второго 30 сумматоров поступает информация с выхода второго регистра (РГ2) 31, в котором в данный момент 40 находится КС,, . На выходе первого

29 н второго 30 сумматоров появляется КС; = КС;.1 + КОП и по фронту "1" ("0" сигнала CHIT), поступающего. на вход записи РГ2 31, производится запись КС; в РГ2 31. Иа втором информационном входе схемы сравнения 26 в этот момент появляется КС; .

Дешифратор команд перехода (ДКП)

12 представляет собой одноразрядное постоянное программируемое запоминающее устройство с полем абсолютных адресов, соответствующим полю абсолютных адресов БПП1 1, в ячейки ДКП

12 по адресам совпадающим адресам ячеек БППI 1, которые хранят коды операций перехода, заносятся "1", а в остальных ячейках ДКП 12 — "0". С

16 6 появлением адреса ячейки БПП! 1,со= держащей КОПп, на ША 33 с выхода

ДКП 12 по адресам, совпадающим адресам ячеек БПП1 1, которые хранят коды операций перехода, заносятся

"1", а в остальных ячейках ДКП 12—

"О", С появлением адреса ячейки

БПП1 1, содержащей КООп, на ША 33 с выхода ДКП 12 на информационный вход первого триггера 13 поступает и1н П ф 1 п/н011 сигнала ВВОД в единичное состояние устанавливается первый триггер.13 и сигнал уровня "О" с инверсного выхода первого триггера 13 поступает на первый вход третьего элемента ИПИ 7.

По фронту "0"/"1" сигнала ВВОД на выходе первого формирователя импульсов

8 устанавливается уровень "0", этот сигнал поступает на второй вход третьего элемента ИЛИ 7, на выходе которого появляется сигнал СчБПП2, поступающий через первый 5 и второй

6 элементы И соответственно на блоки.рово1ный вход и вход считывания

БПП2 2. Из БПП2 2 на ШД 32 считывается контрольная сумма КС;, эта информация поступает на первый информационный вход схемы сравнения 26,на выходе которой при совпадении кодов на обоих информационных входах появляется сигнал уровня "О", поступающий на информационный вход четвертого триггера 27.

Сигнал СчБПП2 поступает на вход третьего элемента задержки 20,который задерживает фронт "1"/"0" сигнала СчБПП2 на время Ь1>, необходимое для срабатывания сначала БПП2 2, а затем схемы сравнения 26. Сигнал с выхода третьего элемента задержки 20 поступает на синхровход четвертого триггера 27,который остается в нулевом состоянии, так как íà его информационном входе в этот момент уровень

"О" с выхода схемы сравнения 26.

Т.е. при совпадении информации на входах схемы сравнения 26 сигнал прервания (IIPEP) с прямого выхода четвертого триггера 27 не формируется.

Сигнал с выхода третьего элемента задержки 20 одновременно поступает на вход первого элемента задержки IS,êîторый задерживает сигнал на время для того чтобы успел сработать четвертый триггер 27. Сигнал уровня "О" с выхода первого элемента

152221 б задержки, который через третий элемент И 14 поступает на нулевые входы первого триггера 13 и РГ2 31,сбрасывает первый триггер 13 с РГ2 31.0дно( временно сигнал уровня "0" с выхода первого элемента задержки поступает на первый вход второго элемента ИЛИ

15, на второй вход которого поступает сигнал уровня "0" с прямого выхода четвертого триггера 27. По фронту

"1"/"0" сигнала с выхода второго элемента ИЛИ 15 в единичное состояние второй триггер 16, на информационный вход которого поступает сигнал уров- 15 ня "1" с выхода ДКП 12.

После выполнения команды перехода на 1-й линейный участок процессор

ЭВМ передает по ШД 32 адрес КОП;,пос,ле выставления этого адреса на ШЛ ЗЗ 20 появляется сигнал ЗпрБПП1, затем процессор вырабатывает сигналы НК и

ВВОД. По фронту "1"/"0" сигнала НК в единичное состояние устанавливается третий триггер 19, так как на его информационном входе в этот момент находится сигнал уровня "1" с прямого выхода второго триггера 1б. На инверсном выходе третьего триггера

19 формируется сигнал записи РГ1 (ЗпРГ1), по фронту "1"/"0" которого осуществляется запись с ША ЗЗ адреса КОП, одновременно сигнал ЗпРГ 1 через шестой элемент И 22 поступает на вход второго формирователя импульсов 23, на выходе которого формируется импульс сброса второго 16 и третьего 19 триггеров. По фронту

"1"/"0" сигнала СИП осуществляется запись информации с выходов первого 29 и второго 30 сумматоров в РГ2 31, Таким образом, устройство контролирует правильность выполнения -rо линейного участка, и, если последний был выполнен без ошибок, то запоминается ацрес первой команды следующего j-го линейного участка (адрес

Коп ). устройства, выход второго регистра

25 подключен к второму входу схемы сравнения„ второму информационному входу первого сумматора и первому информационному входу второго сумматора, выходы первого и второго сумматоров подключены к информационному входу второго регистра, выход коммутатора соединен с вторым информационным входом второго сумматора, выход переноса которого соединен с входом переноса первого сумматора, первый вход первого элемента ИЛИ подключен к первому входу запроса устройства, выход первого элемента ИЛИ соединен с входом блокировки первого блока постоянной памяти, вход считывания первого блока постоянной памяти и первый вход второго элемента И,вход первого формирователя импульсов,синхровход первого триггера, второй вход четвертого элемента ИЛИ и первый вход ч четвертого элемента И подключен к входу ввода устройства, первый вход первого элемента И подключен к второму входу запроса устройства, выход первого элемента И соединен с входом блокировки второго блока постоянной памяти, вход считывания которого соединен с выходом второго элемента И, второй вход которого соединен с выхо55 дом третьего элемента ИЛИ, вторым входом первого элемента И, входом третьего элемента задержки и входом элемента НЕ, выход которого соединен с вторым входом первого элемента ИЛИ, формула изобретения

Устройство для контроля управляющей ЭВИ, содержащее дешифратор.,четыре триггера, два элемента ИЛИ, три элемента И, два элемента задержки, два формирователя импульсов, два регистра, схему сравнения, причем вход дешифратора подключен к адресному входу устройства, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены два блока постоянной памяти, дешифратор команд перехода, коммутатор, два сумматора,третий элемент задержки, третий и четвертый элемента ИЛИ, четвертый, пятый, . шестой и седьмой элементы И и элемент

НЕ, причем информационные входы дешифратора команд перехода и первого регистра подключены к адресному входу устройства, адресные входы первого и второго блоков постоянной памяти подключены к адресному входу устройства, выходы первого и второго блоков памяти, первого регистра, первый вход схемы сравнения, первый информационный вход коммутатора, первый информационный вход первого сумматора подклю.чен к информационному входу-выходу

1522216

37 выход дешифратора команд перехода соединен с информационными входами первого и второго триггеров,инверсный выход первого триггера соединен с первым входом третьего элемента

ИЛИ, второй вход которого соединен с выходом первого формирователя импульсов, выход дешифратОра подключен к пврвому входу седьмого элемента И и первому входу четвертого элемента

ИЛИ, выход которого соединен с входом считывания первого регистра, вход записи которого соединен с йнверсным выходом третьего триггера и вторым входом шестого элемента И, первые входы шестого и третьего элементов И и второй вход седьмого элемента И подключены к входу начальной установки, выход седьмого элемента И подклю- 2О чен к нулевому входу четвертого триггера, прямой выход которого подключен к второму входу второго элемента

ИЛИ и является выходом прерывания устройства, выход первого элемента 25 задержки соединен с вторым входом третьего элемента И, выход которого соединен с входами установки в "О" первого триггера и второго регистра, выход шестого элемента И соединен с входом второro формирователя импульсов, выход которого подключен к нулевым входам второго и третьего триггеров, выход второго элемента

ИЛИ соединен с синхровходом второго триггера, прямой выход которого соединен с информационным входом третьего триггера, синхровход которого подключен к входу признака начала команды устройства, выход третьего элемента задержки соединен с входом первого элемента задержки и синхровходом четвертого триггера, информационный вход которого соединен с выходом схемы сравнения, второй вход четвертого элемента И подключен к входу вывода устройства, выход четвертого элемента И соединен с входом второго элемента задержки,выход которого подключен к входу записи второго регистра и -первому выходу синхронизации пассивного устройства, первый и второй входы пятого элемента И подключены соответственно к входам запроса оперативного эапоминающего устройства и внешних устройств, выход пятого элемента И соединен с управляющим входом коммутатора и входом блокировки первого сумматора, входы ввода, вывода, запроса оперативного запоминающего устройства и запроса внешних устройств подключены к вто1.ому информационному входу коммутатора . удач

1522216

Шд 4ee» тыКа«4О- Ксщ

Ър 5ПП1 ът

PEP

+--_#_« аанааа не имеет значения

Ace, 2

Ë PÞ

ПРЕР

Фиг.Ф

РГ3

flPEP

Ad ec кал шд м люкс м ксп и

ЕС Т

s+s nr ю ЮВВЯЗЕЮ .

1522216

Составитель И.Сафронова

Редактор А.Долинич Техред Л.сердюкова Корректор M.Ìàêñèìèøèíåö

Заказ 6964/46 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101