Устройство для отладки программно-аппаратных блоков

 

Изобретение относится к вычислительной технике. Оно позволяет сократить затраты аппаратуры в устройстве для отладки программно-аппаратных блоков. Устройство содержит шесть дешифраторов, два счетчика импульсов, четыре блока оперативной памяти, мультиплексор, два элемента И, элемент И-ИЛИ-НЕ, четыре триггера, элемент ИЛИ, десять блоков элементов И. Сокращение аппаратных затрат достигается за счет новых связей между элементами, за счет новых функциональных связей между элементами устройства. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5D 4 О 06 F ll 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ с

1

it

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4433907/24-24 (22) 04.04.88 (46) 15.12 ° 89. Бюп. N - 46 (71) Институт кибернетики им. В.M.Ãëóøêîâa (72) В.Л,Головня, А.В,Андрющенко, В.Л,Леонтьев, А, В. Палагин, В,И.Сигалов, В,Г.Скринник, О.В.Цвелодуб и В.В.Яцеленко (53) 681.3 (088.8) (56.) Микропроцессоры. Системы программирования и отладки. /Под ред.

В,А,Мясникова.M.: Энергоатомиздат, 1985.

ICE-86, Microsystem in circuit

emulator operating instructions. - Santa Clara Intel. Corp., 1980, р,311. Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров.

Цель изобретения — сокращение затрат аппаратуры.

На фиг. 1 и 2 приведена схема устройства для отладки программно-аппаратных блоков, Предлагаемое устройство содержит с первого по шестой дешифраторы 1-6, . первый 7 и второй 8 счетчики импульсов, с первого по четвертый блоки 9-12 оперативной памяти, мультийлексор 13, первый 14 и второй 15 элементы И, элемент И-ИЛИ-НЕ 16, с первого по четвертый триггеры 17-20, элемент ИШ4

„„80„„1529228 Д 1

2 (54) УСТРОЙСТВО ДЛЯ. ОТЛАДКИ ПРОГРАМ, МНО-AIIIIAPATEIX БЛОКОВ (57) Изобретение относится к вычислительной технике. Оно позволяет сократить затраты аппаратуры в устройстве для отладки программно-аппаратных блоков, Устройство содержит шесть дешифраторов, два счетчика импульсов, четыре блока оперативной памяти, мультиплексор, два элемента И, элемент

И-ИЛИ-HE, четыре триггера, элемент . ИПИ, девять блоков элементов И, Сокращение аппаратных затрат достигает ся за счет новых функциональных связей между элементами устройства, 2 ил, 21, с первого по девятый блоки 22-30 элементов И, входы 31-33 соответственно записи и сброса, выходы 34-36 соответственно сброса, немаскируемого прерывания и блокировки памяти, входывыходы 37-38 чтения и записи соответственно первую 39 и вторую 40 группы информационных входов-выходов, группу адресных входов 41, группу адресных .входов-выходов 42, с первого по пя-! тый. выходы 43-47 шестого дешифратора, с первого по четвертый выходы 48-51 первого блока оперативной памяти, с первого по четвертый выходы 52-53 третьего дешифратора, первый 56 и второй 57 выходы четвертого блока элементов И, выход 58, группу выходов

59 и вход 60 обращения второго блока оперативной памяти, вторую 61 и третью!

529228

62 двунаправленные магистрали, первый

63, второй 64 и третий 65 выходы четвертого дешифратора, с первого по пятый выходы 66 пятого дешифратора и управляющий вход 71 мультиплексора 13, Работает устройство в одном из трех режимов: управления, во время которого управляющая ЭВМ программирует внутренние программно доступные узлы устройства и отлаживаемого устройства, а также читает из них полученную во время отладки информацию;, загрузки, во время которого процессор отла>киваемого устройства выполня ет про гр амму начальных у стано— вок своих внутренних узлов и программу сохранения их значения; прогона отлаживаемой программы, во 20

,время которого устройство запоминает

), информацию с магистрали адреса (МА) и магистрали данных; (МД) отлаживае— .мого устройства, а также производят

,ее сравнение с заранее заданной с целью прекращения прогона программы при достижении заданных условий.

Режим управления.

Импульсный сигнал уровня "0",. появ..яющийся на входе признака сброса, страйства при нажатии кнопки началь1,, ной установки на пульте управляющеи

ЭВЯ, запоминается триггером 17, При этом сигнал с em инвег оного выхода воздействует на триггер 20, через элемент И 15 на три . -ер 19, с выхода признака Сброса устройства на одноименных вход отлаживаемого устройства, выполняя их начальную установку, на соответствующие входы ьторого эле- 40 мента И элемента H-ÉËË-HE 16 и де::пифратора 3, запрещая их работу, также на соответствующий вход дешифратора 6, разрешая. его работу, Сигнал

c в ы >х|оoд а т 1р>иHг г еeрnа 119 9п»оnсcтTупает на вход обращен я блок 10,,разрешая его работу. и на второй вход элемента

ИЛИ 21, разрешая прохождение через него сигнала записи на вход записи блока 11.

После окончания сигнала сброса устанавливается режим управления, во время которого доступ к внутренним узлам устройства осуществляется управляющей ЭВМ следующим образом„При

55 обращении управляющей ЭВМ по соответствующему адресу срабатывает дешифратор 1, сигнал с его выхода взводит триггер 18 и заносит в блок 23 с первых информационных входов-выходов 39 код, соответствующий одному из внутренних.узлов устройства, Триггер 18 разрешает счетчику 7 импульсов подсчет числа обращений управляющей ЭВМ, формируемого элементов И 14. На седьмом обращении срабатывает дешифратор 2, сигнал уровня "1" с выхода которого разрешает работу блоков 25, 22 и 24 элементов И и открывает выходные вентили блока 23. При этом код адреса и сигналы чтения .или записи управляющей ЭВМ с выходов блока 25 элементов И поступают íà NA H

МД устройства и сопровождаются сигналом разрешения на одном из выходов

46, 47, 45 или 43, 44, 46 дешифратора б в зависимости от кода íà его группе входов и наличия сигнала чтения или записи соответсвенно, Этот сигнал разрешает работу соответствующего узла устройства, который на время седьмого обращения подключается через МД устройства к информационной магистрали управляющей ЭВМ через блок

22 или 24 элементов И в зависимости от наличия сигнала записи или чтения соотвсственно. Отрицательный фронт (переход из высокого уровня в низкий) сигнала с выхода дешифратора 2 сбрасывает триггер 18, запрещая работу счетчика 8 импульсов до следующего обращения управляющей ЭВМ к внутренним узлам устройства °

Управляющая ЭВМ описанным спосооом осуществляет программирование блоков 10, 9 и 11, Предварительно в блок

10 записывается информация о распределении ресурсов памяти, а также о ее местонахождении — или в отлаживаемом устройстве, или используется блок 11 устройства. Запись производится сигналом уровня "8" с выхода

44 дешифратора 6, На группе выходов 59 блока 10 в соответствии с записанной ранее информацией формируется старшая часть адреса. для блока 11 (младшая часть адреса поступает непосредственно с

МА 61) . Это позволяет представить блЬк 11 в виде набора независимо адресуемых блоков (сегментов), объем которых определяется числом адресных линий,, поступающих непосредственно с

NA 61 а их количество — числом адресных линий, поступающих с блока

10, и произвольно размещать их в

5 152 адресном пространстве отлаживаемого устройства, На выходе 58 блока вырабатывается соответсвенно сигнал разрешения работы дешифратора 5 (выход 58 уровня

"0") для каждого из сегментов. Сегмент, соответсвующий единичному коду на группе выходов 59 блока 10, является служебным, В него заносится программа, выполняя которую, процессор отлаживаемого устройства загружает свои внутренние узлы исходными данными. Остальные сегменты блока

11 могут быть использованы для хранения отлаживаемой программы. Запись в блок 11 производится при совпадении сигнала с выхода элемента И-ИЛИНЕ 16, формирующегося при совпадении сигналов на его втором элементе И, и сигнала с выхода элемента ИЛИ 21, поступающих соотвественно на входы обращения и записи блока 11. Группа ин— формационных выходов блока 11 подключена к МД 62 устройства через блок

28 И .б, информация на выходах которых достоверна в случае совпадения сигналов с выхода элемента И-ИЛИ-НЕ

16 и с выхода блока 25, В блок 9 информация, необходимая для управления сменой режимов работы устройства, записывается сигналом с выхода 43 дешифратора 6.

Обмен информацией с отлаживаемым устройством в режиме управления производится следующим образом.

При обращении управлеющей ЭВМ по адресу, соответствующему памяти отлаживаемого устройства, на выходе 58 блока 10 появляется сигнал, который через элемент И-ИЛИ-НЕ 16 блокирует выбор, блока 11 и разрешает работу дешифратора 5, реализующего следующие логичес кие функции:

Y66=X17; (I)

Y67=X46 Х58 Х57 Х46 х

«Х58 Х56; (2)

Y69=X46 Х58; (3)

Y68=X46 Х58 ° Х56 Х46 х х(Х57+Х58 X56); (4)

Y70=X58_#_XI9; (5) где X17 — сигнал с выхода триггера 17;

Х46 — сигнал 46 дешифратора б;

Х58 — сигнал 58 блока 10.

В соответствии с (3) сигнал с выхода 69 дешифратора 5 разрешает работу блока 26 элементов И, через который адрес и управляющие сигналы с МА и МУ устройства поступают на одиаи.—

9228 6

5 !

О !

55 менные магистрали отлаживаемого устройства, а сигналы с выходов 67 и

68 дешифратора 5 в соотвествии с функциями (2) и (4) разрешают работу блока 30 элементов И, через который информация с МД устройства поступает на одноименную магистраль отлаживаемого устройства, или блока 29 элементов И, через который информация с МД отлаживаемого устройства поступает на МД устройства, Для перехода в режим загрузки управляющая ЭВМ производит соответствую. щее обращение к устройству. При этом на выходе 47 дешифратора 6 устанавливается сигнал уровня "0", который воздействует на входы установки в

"0" триггеров 19 и 17. Сигнал уровня "1 с инверсного выхода триггера

17 поступает с выхода сброса устройства, одноименный вход отлаживаемого устройства и соотвествующий вход де— шифратора 3, разрешая их работу, на соотвествуюцие входы дешифратора б, запрещая его работу, на триггеры 19 и 20 и второй вход второго элемента

И элемента И вЂ И-HE 16, разрешая им принять информацию по другим входам, Сигнал уровня "!" с инверсногб выхода триггера 19 воздействует на соотвествующий вход дешифратора 3, разрешая его работу, и на вход обращения блока 10, запрещая его работу, При этом на группе выходов 59 и 58 блока 10 появляется единичный код, обеспечивающий адресацию служебного сегмента блока 11 при совпадении сигналов с выхода триггера 17 и выхода

58 блока 10 на входах первого элемента И элемента И-ИЛИ-НЕ 16.

После того как на вход сброса отлаживаемого устройства поступил сигнал уровня "1", его процессор выставляет на адресных входах-выходах 42 устройства начальный адрес, а на входе-выходе 37 чтения устройства сигнал активного уровня. При этом в соответствии с (1), (5) и (2) на выходах 66, 70 и 67 дешифратора 5 присутствуют сигналы, разрешакщие работу блока 27 элементов И, через который код адреса и управляющие сигналы поступают на МА и МД устройства, запрещаксцие по входу блокировки памяти работу запоминакщих устройств (ЗУ) отлаживаемого устройства и разрешающие работу блока 30 элементов И, через который

МД устройтсва подключается к одно! 529228 именной магистрали отлаживаемого ус, тройства. Процессор отлаживаемого ус, тройства выполняет программу загрузки своих внутр енних узлов и сходными дан,;ньпж, размещенную в служебном сегмен5 те блока 11. !

После выполнения этой программы

; на выходе 48 блока 9 появляется сиг нал уровня " 1", который на соответствукиций вход дешифратора 3, реализующего слсдующие логические функции:

Y 52=X19 Х48 ° Х17; (б)

У55=Х19 Х17 ° X49; (7):

Y53=X19 Х17 Х50 Х20; (8)

Y54=X19 Х51 Х20, (9) где Х48,, Х49, Х50, Х5.1 — сигналы соответственно с выходов 48-51 блока 9.

В соответствии с (6) на выходе 52 дешифратора 3 появляется сигнал уровня

"0", который, воздействуя через элемент И 15 на вход установки в "l" триггера 19, приводит к появлению íà его инверсном выходе сигнала уровня "0", который, в свою очередь, разрешает pa — 2 боту блока 10,через элемент ИЛИ 21 разрешает прохождение сигнала записи на вход записи блока 11 и разрешает работу блока 12, воздействуя на дешифратор

4, реализующий следующие логические

30 функции:

Y63=X45; (1О) 164=(Х56+Х57)*Х17 X19+

+Х19 Х57; (li)

Y65=Xl7+Х45; (12) где Х45 — сигна;.< с . - хода 45 дешиф35 ратора б, Таким образом устанавливается ре-жим прогона отлаживаемой программы,": которая может быть расположена в бло40 ке ll предлагаемого устройства., в ЗУ отлалалнаемого устройства, либо могут быть использованы оба этих ЗУ в зависимости от условий, .записанных в блоке 10 устройства.

В этом режиме инс .зрмация с МА и МД заносится в блок 12 при совпадении сигналов с выходов 64 и 65 дешифратора 4, которые вырабатываются соглас но (11) и (12) соответственно, Информация на группу адр есных вхо— дов блока 12 поступает с группы выходов счетчика 8, на тактовый вход которого поступает сигнал с выхода

64 дешифратора 4, Согласно (11) на выходе 64 этого дешифратора формиру — ээ ется сигнал уровня "0л в случае отсутствия сигналов с выходов триггеров

t9 и 17, что свидетельствует о работе в режиме прогона, и наличия сигналов .чтения или записи, Этот сигнал записывает в блок 12 информацию в каждом цикле обращения процесса отлаживаемого устройсТва к памяти, а положительным фронтом (переходом из низкого уровня в высокий) прибавляет к значению счетчика единицу, подготавливая адрес для занесения информации о следующем обращении.

В блоке 12 хранится информация о последних М циклах обращения процессора отлаживаемого устройства к памяти, где М вЂ” объем блока 12, Обмен информацией с отлаживаемым устройством в этом режиме осуществляется следующим образом. В случае записи процессором отлаживаемого устройства в область пямяти, расположенную в определенном устройстве, на выходе 58 блока 10 появляется сигнал уровня "1", который через первый элемент Л элемента И-AJIH-HE 16 разрешает работу блока 11, согласно (5) сигнал с выхода 70 дешифратора 5 блокирует выбор ЗУ отлаживаемого устройства, При этом на выходе 68 дешифратора 5 согласно (4) появляется сигнал, разрешающий работу блока 29 элементов И, через который информация с

МД отлаживаемого устройства поступает на МД предлагаемого устройства и с нее в блок 11, В случае чтения на выходе 67 дешифратора 5 согласно (2) появляется сигнал, разрешающий работу блока 30 элементов И > через который информация с Щ предлагаемого устройства поступает на одноименную ма— гистраль отлаживаемого устройства. В случае обр ащения процессора отлаживаемого устройства к области памяти, на) ходящеися в отлаживаемом устройстве, на выходе 68 дешифратора 5 также присутствует логический уровень, разрешающий работу блока 29 элементов И, Это необходимо для запоминания информации о циклах обращения процессора отлаживаемого устройства к памяти, расположенной в отлаживаемом устройстве, в блоке 12 предлагаемого устройства, Адрес и управляющие сигналы поступают на МА и МД предлагаемого устройства через блок 27 элементов И, работа которого разрешается сигналом с выхода 66 дешифратора 5 согласно

1529228

При появлении во время выполнения отлаживаемой программы адреса, по которому в блок 9 записано условие окончания прогона, на выходе 49 блока 9 появляется сигнал уровня "1". В этом случае согласно (7) на выходе 55 дешифратора 3 появляется сигнал уровня

"0, который запоминается триггером

20.и поступает с выхода немаскируемого прерывания устройства на одноименный вход отлаживаемого устройства, прерывая его процессор. Сигнал уровня

"0" с инверсного выхода триггера 20 поступает на информационный вход триг-1

5 гера 9 и на соответствующий вход дешифратора 3, подготавливая его к дешифрации следунхцих состояний.

Процессор отлаживаемого устройства после получения сигнала прерывания за-20 канчивает выполнение принятой команды и обращается по фиксированному адресу, начиная с которого обычно располагается программа обработки пре-. рывания. В блок 9 по этому адресу за- 25 писан код, который вызывает появление на его выходе 50 сигнала уровня "1" согласно (8), на выходе 53 дешифратора 3 появляется сигнал уровня "1", который своим положительным фронтом устанавливает триггер 19 согласно уровню, присутствующему на его информационном входе. Сигнал уровня "1" с его инверсного выхода поступает на соответствующие входы дешифраторов

5, 4 и 3, на информационный вход триггера 17, на вход обращения блока 10, запрещая его работу и обеспечивая адресацию служебного сегмента блока 11, .и на второй вход элемента ИЛИ 21, запрещая запись в блок 11, Таким образом устанавливается режим загрузки.

В этом режиме в соответствии с (11) разрешена запись в блок 12 информации о циклах записи, выполняемых процессором отлаживаемого устройства после получения им сигнала прерывания, что обеспечивает сохранение значения счетчика команд процессора,, так как адрес вершины стека, куда производится автоматическая запись его значения, может быть произволен, По этой же причине в режиме загрузки запрещается запись в блок 11, В служебном сегменте по адресу, к которому обра-. щается процессор после получения сигнала прерывания, записана команда безусловного перехода на программу сох-: ранения его внутренних программно доступных углов, расположенную в этом же сегменте.

После выполнения программы сохранения значений внутренних программно доступных узлов процессора их значения находятся в фиксированной области блока 9 ° Выполняя последнюю команду этой программы, процессор отлаживаемого устройства обращается к ячейке памяти, по адресу которой в блок 9 записан код, вызывающий появление на его выходе 51 сигнала уровня "!" согласно (9) на выходе 54 дешифратора 3 появляется сигнал уровня 0", который своим положительным фронтом устанавливает на инверсном выходе триггера 17 сигнала уровня "0", Устанавливается режим упранлсния, во .время которого управляющая ЭВИ мо— жет прочитать из блока 12 значения внутренних программно доступных узлов процессора отлажнваемого устройства и информацию об адресе и данных, которые присутствовали на МА и МД в

M — P последних циклах обращения процессора к 3У (Р— число записей, выполненных процессором в режиме загЪ рузки ) °

Запись информации об адресе и данных в блок 12 производится одновре— менно двумя шестнадцатиразрядными словами. Поэтому чтение из него осуществляется в два приема, При наличии сигнала уровня "I на самом старшем разряде адреса, который поступает на упр авляющий вход 71 мультипл ексора 13, разрешается работа канала А мультиплексора, а при наличии сигнала уровня "Ол — работа канала В. Через этот мультиплексор информация при чтении поступает шестнадцатиразрядными словами из блока 12 на Щ устройства, Адрес поступает на адресные входы блока 12 с информационных выходов счетчи ка 8, который в этом случае работает в режиме параллельного занесения.

Адрес с MA заносится в счетчик 8 сигналом с выхода 63 дешифратора 4 согласно (IO) .

Таким образом, устройство для отладки программно-аппаратных блоков позволяет моделировать отлаживаемое устройство на самых ранних .этапах разработки, используя при этом блок 11, и производить отладку программного обеспечения, необходимого для работы отлаживаемого устройства, с запоминанием информации о ходе выполнения

1529228

12 программы в блоке 12. При отладке обеспечивается останов выполнения от-.

J аживаемой программы по адресу, задааемому оператором.

/ ормула из обретения

Устройство для отладки программноппаратных блоков, содержащее шесть ешифраторов, четыре блока оперативой памяти, первый и второй счетчии, четыре триггера., мультиплексор, лемент И-ИЛИ-НЕ, первый и второй лементы И, девять блоков элементов причем первая группа информацион х входов-выходов устройства через ервую двунаправленную магистраль соединена с группой входов первого блока элементов И, с группой входов вто—

oro блока элементов И и группой вы-. ходов третьего блока элементов И, группа адресных входов устройства соединена с группой входов четвертого блока элементов И и с группой входов первого дешифратора, входы чтения и записи устройства соединены с первым и вторым входами четвертого блока элементов И и первого элемента И„ вход чтения устройства соединен с пер-3О вым входом третьего блока элементов

И, вход записи устройства соединен с первым входом первого блока элементов И, вход сброса устройства соединен с входом установки в "1" перво35

ro триггера, выход первого дешифра1

:тора соединен с первым входом второ, го блока элементов И и с входом ус тановки в " 1" второго триггера, выход которого связан с входом разрешения первого счетчика, группа разрядных выходов которого соединена с группой входов второго дешифратора, выход которого соединен с тактовым входОм второго триггера, вторыми вхо45 дами первого, второго и третьего бло— ков элементов И и третьим входом четвертого блока элементов И, группа выходов которого через вторую двунаправленную магистраль соединена с группой адресных входов первого и второго

59 блоков оперативной памяти, первой группой адресных входов третьего блока оперативной памяти, группой информационных входов второго счетчика, первой группой информационных входов четвертого блока оперативной памяти, группой входов пятого блока элементов

И и группой выходов шестого блока элементов И, группа выходов первого блока элементов И через третью двунаправленную магистраль соединена с группой входов третьего блока элементов И, с группами информационных входов первог"o, второго и третьего блоков опера тивной памяти, второй группой информационных входов четвертого блока опер ати вной памя ти, группой выходов седьмого и восьмого блоков элементов

И, мультигглексора и группой входов девятого блока элементов И, группа выходов которо ro через четвертую двунапр à"âëåHíóþ магистраль соединена с группой входов восьмого блока элементов

И и второй группой информационных входов-выходов устройства, выход первого элемента И соединен с тактовым входом первого счетчика, информационный вход второго триггера соединен с шиной нулевого потенциала устройства, первый, второй, третий, четвертый выходы первого блока оперативной памяти соединены соответственно с первым, вторым, третьим и четвертым входами памяти соединена с второй группой адресных входов третьего блока оперативной памяти, группа выходов которого соедине- на с группой входов седьмого блока элементов И, выход второго блока оперативнойой памя ти соединен с первыми входами первого и второго элементов

И элемента И-KIN-HE, выход которого соединен с входом обращения третьего блока оперативной памяти и первым входом седьмого блока элементов И, выход второго элемента И соединен с входом установки в "1" третьего триггера, выход которого соединен с информационным входом первого триггера, первыми входами четвертого и пятого дешифраторов и пятым входом третьего дешифратора, выход первого триггера соединен с вторым входом первого элемента И элемента И-Ы1И-НЕ, первым.входом второго элемента И, вторым входом четвертого дешифратора, входом установки в "О" четвертого триггера, шестым входом третьего дешифра тора, первым входом шестого дешифратора и с выходом сброса устройства, выход четвертого триггера соединен с информационным входом третьего триггера и седьмым входом третьего дешифратора, первый, второй и третий выходы которого соединены соответственно с вторым входом второго элемента И„с тактовыми вход ами третьего и первого тригГе1529228

10 ров, четвертый выход третьего дешифратора соединен с входом установки в

"1" четвертого триггера и с выходом немаскируемого прерывания устройства, первый выход четвертого блока элемен5 тов И соединен с вторыми входами пятого и шестого дешифраторов, седьмо1го. блока элементов И, первым входом пятого блока элементов И, первым вы. ходом шестого блока элементов И и с третьим входом четвертого дешифратора, второй выход четвертого блока элементов И соединен с третьими входами пятого и шестого дешифраторов, с вто- 15 рым .входом пятого блока элементов И, вторым выходом шестого блока элементов И, четвертым входом четвертого дешифр ат ор а, первый, второй и третий

Выходы шестого дсшифратора соединены соответственно с входами записи первого и второго оперативной памяти и пятым входом четвертого дешифратора, четвертый выход шестого дешифратора. соединен с четвертым входом пятого 25 дешифратора и,вторым входом второго элемента И элемента И-ИЛИ-НЕ, пятый выход шестого дешифратора соединен с входами установки в "0 первго и третьего триггеров, группа выходов второго блока элементов И соединена с группой входов шестого дешифратора, первый выход четвертого дешифратора соединен с входами обращения второго счетчика и мультиплексора, второй выход четвертого дешифратора соединен с входом записи четвертого блока оперативной памяти и тактовым входом второго счетчика, третий выход четвертого дешифратора соединен с входом обращения четвертого блока оперативной памяти, группа разрядных выходов второго счетчика соединена с группой адресных входов четвертого блока оперативной памяти, первая и вторая группы выходов которого соединены соответственно с первой и второй группами информационных входов мультиплексора, старший разряд группы выходов четвертого блока элементов И через вторую двунаправленную магистраль соединен с управляющим входом мультиплексора, выход первого триггера соединен с пятым входом пятого дешифратора, выход второго блока оперативной памяти соединен с шестым входом пятого дешифратора, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно первыми входами шестого, девятого и восьмого блоков элементов И, третьим входом пятого блока элементов И и с выходом блокировки пямяти устройства, первый выход пятого блока элементов И соединен с вторым входом шестого блока элементов

И и с входом-выходом чтения устройства, второй выход пятого блока эле— ментов И соединен с третьим входом шестого блока элементов И и с входомвыходом записи устройства, группа выходов пятого блока элементов И через пятую двунаправленную магистраль соединена с группой входов шестого блока элементов И и группой адресных входов-выходов устройства, о т л и— ч а ю щ е е с я тем, что, с целью сокращения затрат аппаратуры, устройство содержит элемент ИЛИ, выход которого соединен с входом записи тре1ьего блока оперативной памяти, второй выход четвертого блока элементов И соединен с первым входом элемента ИЛИ, выход третьего триггера соединен с входом обращения второго блока оперативной памяти и. вторым входом элемента HJIH.

1529228

Ъ, Ъ)

5 с

Фиг 2

Составитель И. Сафронова

Техред Jl. Ñåðäþêîâà

Корр ектор М. Василь ев а

Редактор А.Огар

Заказ 7643/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35,, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент", г. Ужгород, ул. Гагарина, 101