Вычислительное устройство

 

Изобретение относится к цифровой вычислительной технике и предназначено для умножения и деления чисел, представленных в двоичной системе счисления. Цель изобретения - расширение функциональных возможностей за счет выполнения операции деления путем введения трех коммутаторов, регистров первого и второго операндов, буферного регистра и блока начального приближения и соответствующих связей. Выполнение операции умножения основано на таблично-алгоритмическом методе, выполнение операции деления - на модифицированном итеративном методе Ньютона, что дало возможность удвоить точность вычислений на каждой итерации, сократив при этом общее число циклов умножения. Работа устройства организована по конвейерному принципу. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН ц11 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4425253/24-24 (22) 18.05.88 (46) 30.12.89. Бюл. и 48 (72) А.И.Бобровский, Г.Н.Булкин, 3.M.Êèðè÷åíêî, А.Н.Мельник, А,М.Трубицын и Ф.М.Харченко (53) 681. 325 (088.8) (56) Авторское свидетельство СССР

Р 1249509, кл. С 06 F 7/52, ) 985, Авторское свидетельство СССР

9 754412, кл. G 06 F 7/52, 1970. (54) ВИЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и пред,назначено для умножения и деления чисел, представленных в двоичной сиИзобретение относится к цифровой вычислительной. технике, предназначено для умножения и деления чисел, представленных в двоичной системе счисления и может быть применено в качестве операционного блока в высокопроизводительных машинах и системах.

На фиг.1 приведена функциональная схема вычислительного устройства; на фиг.2 — схема блока микропрограммного управления; на фиг.3 — схема сумматора частичных произведений.

Вычислительное устройство содержит регистры множимого 1 к множителя

2, k умножителей 3, сумматоры 4 и 5 элементарных и частичных произведений, блок 6 микропрограммного управления, регистры первого 7 и второго .

„,ЯО„„1532917 Д1

2 стеме счисления. Цель изобретения— расширение функциональных возможностей за счет выполнения операции деления путем введения трех коммутаторов, регистров первого и второго операндов, буферного регистра и блока начального приближения и соответствующих связей. Выполнение операции умножения основано на таблично-алгоритмическом методе, выполнение операции деления — на модифицированном итеративном методе Ньютона, что дало возможность удвоить точность вычислений на каждой итерации, сократив при этом общее число циклов умножения. Работа устройства организована по конвейерному принципу. 3 ил.

8 операндов, блок 9 начального приближения, первый 10 и второй 11 коммутаторы, буферный регистр 12, регистр 13 частичных произведений, третий коммутатор 14, регистр 15 результата, выходы 16 — 35 блока микропрограммного управления, вход кода операций 36 устройства и тактовый вход

37 устройства.

Блок микропрограммного управления образуют счетчик 38 и память 39.

Сумматор частичных произведений состоит из коммутатора 40, элемента

ИЛИ 41, комбинационного сумматора

42, входов первого 43 и второго 44 слагаемых и входа 45 "1".

Регистр 7 первого операнда предназначен для приема и хранения мно1532917

40 и жимого или делимого Х =, х ° 2

1ъ 1

Регистр 8 второго операнда предназначен для приема и хранения множителя или делителя Y "., « у. 2

<=1

Блок 9 начального приближения предназначен для выдачи по значениям (р+1) старших разрядов делителя на- 10 чиная со второго р-разрядного эначе- . 1ия С,. В качестве блока начального (риближения может быть использовано

Озу.

Коммутатор 10 предназначен для пе" 15 федачи на регистр множимого или де.(1ителя со сдвигом вправо (Y/2), или делимого Х, или значения 2(1-7/2 С )..

Коммутатор 11 используется для йередачи на буферный регистр или дели- 20

Теля У, или очередного. С, или в младшие разряды буферного регистра С, Буферный регистр 12 служит для

Временного хранения значений, поступающих с выхода коммутатора Il. 25

Регистр 1 множимого. предназначен для хранения множимого Х, величины

2(1-1(/2 C;) или (/2.

Регистр 2 множителя — сдвиговый, п-разрядный, причем сдвиг осущест- 30

Вляется в сторону младших разрядов на р разрядов. Он предназначен для храНения множителя 7 или С„ =(у - О,... 1(t)1og — (l ..

Умножители 3, — 3 служат для вы.числения очередного элементарного произведения Х„.Y i = 1,...,k имеют два р-разрядных входа и 2р-разрядный выход.

Сумматор элементарных произведений 4 — двухвходовый, II-разрядный, предназначен для формирования старших и разрядов частичных произведений Y Х, ) = 1,2, ° ° еyk °

45 и(-р-разрядный регистр 13 частич,ных произведений предназначен для хранения частичного произведения 7> Х и разрядов которого поступают из сумматора 4, младшие р разряды — умножителя 3,.

Сумматор 5 частичных проиэведенийдвухвходовой, II+p-разрядный, кроме функции сложения двух слагаемых имеет функцию сложения с единицей пер55 вого слагаемого, имеет прямой и инверсный выходы.

Коммутатор 14 предназначен для передачи на старшие разряды регистра

) 5 произведения прямого или инверсного значений с выхода сумматора 5 частичных произведений.

Регистр произведения 15 — 2n-разрядный, сдвиговый, причем сдвиг осуществляется в сторону младших разрядов на р разрядов.

В вычислительном устройстве операнды — положительные числа, предl1

-1 ставляются в виде А „Я а.2

1=1 а; а О, 1, где А=а,, а,...,аи двоичный и-разрядныи код числа А. Выполнение операции умножения в устройстве, как и в прототипе, основано на таблично-алгоритмическом методе умножения. и l1

Пусть Х = х ° (2 ) и Y > . y 2

1 1 1"-1 1 множимое и множитель соответственно, где х;, у„- значения i-x разрядов кодов сомножителей.. Тогда для представления точного результата Е Х Y требуется 2п-разрядный двоичный код.

Процесс вычисления произведения

Е записывается в виде

1l и

z - + (r; x, (z l- l (z ), ((l

1 1 где Х -x(x!,. х1+ау--"-ух14 „-i-я двоичйо-кодйрованйая цифра кода множимого в канонической позиционной системе счисления с. основанием «12

У1 у у1,.„, . ° .,у1 » 1 -1-я двоич-. но-кодированная цифра кода множителя.

Таким образом, процесс умножения состоит из однотипных повторяющихся циклов. Во время очередного )-ro цик- . ла j-e частичное произведение

n/P и

7:2 х . 2 вычисляется на - "1с

$ (1 р умножителях, выполняющих операцию умножения р-разрядного двоичного кода

Y на р-разрядный двоичный код Х с

1 3 образованием произведения разрядности 2р и собирается в (n+p) двоичноразрядный код частичного произведения Х У на сумматоре.

Наличие регистра частичных произведений при соответствующем управлении позволяет организовать контейнер при вычислении Е, когда в один и тот же момент времени на одном сумматоре формируется частичное произведение ХУ „, а на другом сумматоре — сумма частичных произведений

+.X Y>, де Z -0,Z-Z„, 5

153291

Выполнение операции деления в устройстве основано на использовании модификации известной итеративной схемы Ньютона. Модификация позволяет

S ускорить процесс вычисления обратной величины делителя.

Пусть Z =Х/У вЂ” точное частное, а.

-и

Z — приближенное, причем 1 Š— Е1 2 °

Итеративная схема Ньютона позволяет Ip пблучить обратную величину делителя

1/Y=C посредством последовательного приближения согласно формуле

С С . 1(2-УС1,), Преобразуем (2) в (2)

Зм.с log2 р 1 где 1 а — ближайшее к а целое, причем а &,1 а 1

При выполнении -операции умножения устройство работает следующим образом,.

С1 = 2С «„(1 — Y/2 С ) . .(3)

В каждой итерации обычно выполняют.два полноразрядных умножения и взятие дополнения.

Для получения частного в этой схеме требуется заключительное умножение обратной величины делителя на делимое 2 Х ° С

Наибольшую точность обеспечивает табличный метод, использованный, в устройстве, причем количество разрядов делителя r, необходимое для построения блока начального приближения (таблицы) г„„„ =р+2, с учетом того, что делитель представляется в диапазоне 1 2, 1-2 1, т.е. старший pas- 35 ряд делителя имеет значение, равное

1, на вход таблицы можно подавать значение (р+1} разрядов делителя начиная с номера i=2, но построение . таблицы производить с учетом значения ® старшего разряда делителя по формуле

1 . Z 2 ад в

Y4 + шах 4У

Момент окончания определения обратной величины делителя 1/У в устройстве определяется не путем сравнения разности 1С. -С 1 с некоторым

i+< допуском,. а путем выполнения фиксированного числа итераций,.которое определяется из соотношения

7 б

В исходном состоянии в регистре 7 находится множимое Х, в регистре 8— множитель Y регистры 1, 2, 12, 13 и

15 -обнулены (цепи сброса и питания не показаны). По сигналам блока микропрограммного управления (на выходах 18 и 27) множимое Х через коммутатор 10 принимается на регистр 1, множитель через коммутатор 11 принимается на регистр 12, а затем на регистр 2 (по сигналам на выходах 22,24 и 25 блока микропрограммного управления).

«и

Число циклов умножения равно k--- .

В первом (j=1) цикле по сигналу на

28 выходе блока микропрограммного управления на умножителях 3„,...,3„ происходит формирование k элементар1 ных произведений Х1У3,, 1 "1,2, ° " k а по сигналу на выходе 29 блока они собираются на сумматоре 4 и частичное произведение записывается на регистр 13, одновременно по сигналу на выходе 26 блока 6 управления происходит сдвиг множителя на р разрядов в регистре 2.

В последующих циклах происходит умножение Х на очередные р разрядов

Y с одновременным сложением частичного произведения с содержанием регистра 15 на сумматоре 5 по сигналам на выходах 31. 32 и 35 блока 6, а затем сборка очередного частичного произведения на сумматоре 4 и прием . его на регистр 13 с одновременным сдвигом на р разрядов содержимого регистра 2 и регистра 15 по сигналам на выходах .29, 26 и 30 блока микропрограммного управления.

После завершения сложения на сумматоре 5 в последнем цикле (j + k) на регистре 15 оказывается 2п-раз.рядный. код произведения.

При выполнении операции деления устройство работает следующим образом.

Для определения обратной величины делителя, 1/Y=C» выполняется d =

nã

1о8 — (однотипных циклов. В в р исходном состоянии в регистре 7 находится делимое Х, в регистре 2 — делитель У, регистры 1, 2, 12, 13 и

15 обнулены. По сигналам на выходах

19 и 27 блока микропрограммного управления делитель со сдвигом на один

27 блока управления Y/2 записывается на регистр 1, одновременно происходит сдвиг в сторону младших разрядов содержимого регистра 15 (k — 2 раза по р разрядов) по сигналам на 30 sb)ходе блока управления. Затем по сигналам на выходах 23, 24 и 25 блока управления старшие и разрядов регистра 15 через коммутатор 12 поступают на регистр 12 и далее на регистр 2.

После этого цикл .определения очередного С„, 1=2,3,..., d повторяется, причем в каждом цикле происходит умножение п-разрядного Y/2 на очередное 2 р-разрядное С>. После определения очередного 2(1-Y/2 С, )«

« (n) С;», с регистра 12 по сигналу на выходе 25 блока управления восстанавливается на регистр 2 и происходит умножение и-разрядного 2(1-Y/2 С;,) на 2

< 3-1) р-разрядное С; . Получен40

1532917 разряд в сторону младших разрядов через коммутатор 10 записывается на регистр 1, одновременно по сигналу на выходе 20 блока 6 из блока 9 начального приближения значение С, через коммутатор 11 по сигналу на выходе

24 блока управления записывается на буферный регистр 12 и регистр 2 множителя (сигналы на 24 и 25 выходах блока управления). В первом цикле (d=1) по сигналу на выходе 28 блока управления происходит умножение

11-разрядного Y/2 на р-разрядное С результат с сумматора 4 поступает через регистр 13 (сигнал на выходе

29 блока управления ) на сумматор 5, с инверсного выхода которого переписывается на регистр 15, по сигналам йа выходах 35, 33 и 31 блока управлеНия, затем по сигналу на 34 выходе .блока управления код с регистра 15 складывается с единицей младшего разряда на сумматоре 5, результат по сигналам на выходах 31 и 32 блока уп- 25 равления записывается на регистр 15, с которого со сдвигом влево на один разряд по сигналам на выходах 17 и

27 блока управления через коммутатор

10 записывается на регистр 1. Далее 30 происходит умножение содержимого регистра 1, и-разрядного (2 (1-7/2 C,) на младшие р разряды регистра 2 (С,), так как было показано при описании работы устройства при умножении, результат, (n+p)-разрядное С, получается в старших разрядах регистра 15.

Далее по сигналам на выходах 19 и ный результат сдвигается на регистре

15 (k-2 р) раз на р разрядов в каждом цикле, кроме последнего. После завершения определения 1/Y делимое Х с регистра 7 через коммутатор 10 поступают на регистр 1 по сигналам на выходах 18 и 27 блока управления, С,1 находится на регистре 2. Далее происходит умножение п-разрядных Х и С,1, так как было показано при описании работы устройства при выполнении операции умножения, После окончания умХ ножения частное Z = — размещается в

Y регистре 15.

Фо р мул а из об ре т ения

Вычислительное устройство, содержащее регистры множимого и множителя, A

k умножителей (где k > — и-разрядъ ность операндов, р р - входная разрядность. умножителей), сумматор элементарных произведений, регистр час» тичных произведений, сумматор частичных произведений, регистр результата и блок микропрограммного управления, причем выходы соответствующих р разрядов регистра множимого соединены с входами первого сомножителя 1-го умножителя (i 1,...,k), входы второго сомножителя которого соединены с выходами младших р разрядов регистра множителя, выходы старших р разрядов

i-го умножителя соединены с входами соответствующих р разрядов первого слагаемого сумматора элементарных произведений, входы (р)-р)-х разрядов второго слагаемого которого соединены соответственно с выходами младших р разрядов j-ro умножителя (1=2,...,k)„ выходы младших р разрядов первого умножителя соединены со= ответственно с входами: младших р разрядов регистра частичных произведений, входы последующих разрядов которого соединены соответственно с выходами сумматора элементарных произведений, а выходы - с входами первого слагаемого сумматора частичных произведений, входы второго слагаемого которого соединены соответственно с выходами регистра результата, входы записи регистра множимого,сдви" га регистра множителя, выдачи 1 умножителей, разрешения суммирования сумматоров элементарных произведений и частичяых произведений, записи

1532917 и сдвига регистра результата соединены соответственно с первого по седьмой выходами блока микропрограм» много управления, вход, записи регистра частичных произведений соединен с входом разрешения суммирования сумматора элементарных произведений, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления, в него введены регистры первого и второго операндов, три коммутатора, блок начального приближения и буферный регистр, выход которого соединен с информационным входом регистра .множителя, а информационный вход — с выходом первого коммутатора, цервый информационный вход которого соединен с выходом бло- о ка начального приближения, информационные входы которого соединены с выходами старших (p+l) разрядов регистра второго операнда, выходы (n-.1) разрядов которого соединены с первым 25 информационным входом второго коммутатора, второй информационный вход которого соединен с выходом регистра первого операнда, а третий информационный вход - с выходами старших 3g разрядов, начиная с второго, регистра результата, выходы старших и разрядов которого соединены с вторым информационным входом первого комму- татора, третий информационный вход которого соединен с выходом регистра второго операнда, прямой и инверсный выходы сумматора частичных произведений соединены соответственно с первым и вторым информационными входамитретьего коммутатора, выход которого соединен с информационным входом ре" гистра результата, выход второго коммутатора соединен с информационным входом регистра множимого, входы sanucu регистров первого и второго операндов соединены с восьмым выходом блока микропрограммного управления, девятый, десятый и одиннадцатай выходы которого соединены соответственно с первым, вторым.и третьим управляющими входами второго коммутатора, первый, второй и третий управляющие входы первого коммутатора соединены соответственно с двенадцатым, тринадцатым и четырнадцатым выходами блока микропрограммного управления, пятнадцатый, шестнадцатый и семнадцатый выходы которого соединены соответственно с входами выдачи блока начального приближения, входами записи буферного регистра и регистрамножителя, восемнадцатый, девятнадцатый и двадцатый выходы блока микропрограммного управления соединены соответственно с входом сложения с единицей сумматора частичных произведений и первым и вторым управляющими входами третьего коммутатора, вход кода операции и тактовый вход устройства соединены соответственно с информационным и тактовыми входами блока микропрограммного управления.

1532917

Составитель Е.Мурзин

Редактор Л.Пчолинская Техред31.0ëèéíûê Корректор Л.Бескид

Заказ 8100/53 Тираж 668 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101