Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, в частности в устройствах для вычисления спектра Фурье. Цель изобретения - повышение быстродействия и расширение функциональных возможностей за счет выполнения операции умножения комплексных чисел. Устройство для умножения содержит коммутаторы 1,2, сумматор 3, вычитатели 4,5, блоки памяти 6,7, блок 8 деления на константу, демультиплексор 9, регистры 10-16. Алгоритм работы построен на использовании системы билинейных форм E+JF=(A+JB)(C+JD)=[(C+D)<SP POS="POST">.</SP>A-(A+B)<SP POS="POST">.</SP>D]+J[(C+D)A+(-A+B)C]

(A+B)D=1/4[(A+B+D)<SP POS="POST">2</SP>-(A+B-D)<SP POS="POST">2</SP>]

(C+D)A=1/4[(C+D+A)<SP POS="POST">2</SP>-(C+D-A)<SP POS="POST">2</SP>]

(-A+B)C=1/4[(-A+B+C)<SP POS="POST">2</SP>-(-A+B-C)<SP POS="POST">2</SP>] и состоит из четырех этапов. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕаЪБЛИН

А1 (19) (11) (511 4 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

6оБО

ЛАТЕ(ПЛ1 - 1

БЛИ

К ABTOPCHOMY CBHQETKAbCTBV

1 (21) 4260667/24-24 (22) 11,06 ° 87 (46) 15.11.89. Бюл. У 42 (71) Винницкий политехнический инсти тут (72) В.С,Осадчук, И.Д.Прокопов „

В.Г.Дзюбан и Г.Г.Бортник (53) 681.325 (088.8) (56) Хетагуров Я,А. и др. Основы инженерного проектирования управляющих ЦВМ. М,: Советское радио, 1 972, с 1 23- ) 34, Заявка ФРГ 11 OS 35 45 580, кл G 06 F 7/52, опубл,. 17.07.86.

2 вах для вычисления спектра Фурье.

Цель изобретения — повышение быстродействия и расширение функциональньи возможностей за счет выполнения операции умножения комплексных ыисел.

Устройство дця умножения содержит коммутаторы 1 и 2, сумматор 3, вычитатели 4 и 5, блоки 6 и 7 памяти, блок 8 деления на константу, демультиплексор 9, регистры I 0-16. Алгоритм работы построен на использовании системы билннейньи форм Е + )F =

= (А + ДВ)(С+ В)=.((С+Р) А-(А+В) Dg +

+ 4 ((C+D.)A+(-А+В)С ; (A+B)

l"/4t(A+B+D) -(А+В-D) 3 (С+Р)А =

1/4((С+Э+А} -(С+1 А) ;. (-. А+В)С вЂ”

1/4((-А+В+С) -(-А+В-С) ) и состоит из четырех этапов. 2 ил. (54) УСТРОЙСТВО ДДЯ УМНО1(ИНИЯ (57) Изобретение относится. к вычислительной технике и может быть использовано в специализированньи вьчислителях, в частности в устройст1522194.

E+JF=(A+gB)(C+PD) =((C+D)A-(A+B)Dj+

+ ) ((с+с)л+(-A+B)c), (I)

35 где Е и F — действительная и мнимая части резуль тятя умноже . 40 ния;

А и Б — действительная и мнимая части множимое.;

С и D — действительная и мнимая части множителя. 45

Промежуточные значения произв едений в приведенном выражении определяются по следующим формулам

---((A+B+D) -(A+B-0));(2) †-((C+D+A) -(C+D-А)))

4 (3)

1 г — — (-А+В+С) -(-А+ и

l (А+В) D + (C+D) А =

55 (4) Таким образом, вычисление произведения двух комплексных чисел сосИзобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, в частности в устройствах для вычисления спектра Фурье.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей эа счет выполнения операции умножения комплекс-10 ных чисел.

На фиг.1 пр(дстявлена фчнкционяпьная схема предлагаемого устройства для умножения; на фиг,2 — временная диаграмма работы устройства. 15

Устройство для умножения содержит коммутаторы 1 и 2, сумматор 3, вычитятели 4 и 5, блоки б и 7 памяти, блок 8 деления на константу, демультт типлексор 9, регистры 10 — 16, вхо- 20 ды действительной 17 и мнимой 18 частей множимого устройства, входы действительной 19 и мнимой 20 настей множителя устройства, управляющие входы 21 — 23 устройства. Сумматор 25

3 и вычитатели 4 и 5 имеют внутренние выходные регистры (внутреннюю память), в которых фиксируется результат выполнения .операции.

Алгоритм умножения двух комплексных чисел построен на использовании системы билинейных форм тоит иэ четырех этапов: вычисления .промежуточных значений произведения по формулам (2) — (4) и определения окончательного результата по формуле (1 ), Устройство работает следующим образом.

Ф

Работу устройства рассмотрим в соответствии с временной диаграммой, на которой показаны моменты срабатывания элементов устройства по отношению к тактовой последовательности.

Входы синхронизации на схеме не показаныы.

В исходном состоянии все регистры устройства обнуленЫ.В соответствии с формулами ()) — (4) перемножаемые комплексные числа подаются на входы множимого 17 и 18 и множителя 1 9 и 20 устройства. Сигналами управления, поступающими на входы 21 и 22 устройства, коммутаторы 1 и 2 устанавливаются в режим передачи данных с nepaoro u второго информационных входов на входы сумматора 3 и вычитателя 4.

Рассмотрим работу устройства на первом этапе вычис.пения промежуточного результата (А+В) D в соответствии с формулой (2),В.первом такте сумматор 3 вычисляет значение суммы (A+B), которое запоминается в его выходном внутреннем регистре и во втором такте переписывается в регистр

12. В третьем такте коммутатор 1 сигналом управления, поступающим на вход 21 устройства, устанавливается в режим передачи данных с третьего и четвертого информационных входов. При этом сумматор 3 и вычитатель 4 вычис ляют соответственно значения суммы (А+ВФЛА) и разности (А+В-D), которые запоминаются в их выходных внутренних регистрах. В иетв1ертом такте вычисленные значения суммы и разнос" ти переписываются соответственно в регистры 12 и 13 и поступают на адресные входы блоков 6 и 7 памяти. — 1 пятом такте с выходя блока б памяти а считывается значение (A+B+D), которое запоминается в регистре 10, а с выхода блока памяти 7 - значение (А+В-D) которое заломииается в регистре 11, Полученные значения поступают на входы соответственно уменьшаемого И вычитаемого вычитятеля 5, который в шестом такте вычисляет значение разности (A+B+D)— (А+В-D), запоминаемое в его внутЯ

5 15221 реннем выходном регистре. В седьмом и восьмом тактах блок 8 деления на константу осуществляет деление полученного значения на четыре (BblIIoJIHR ется путем сдвига) таким образом Bbla

5 числяется значение произведения (A+B)D в соответствии с формулой (2). . В девят ом такте демультиплексор 9 с сигналом управления, поступакщим на вход 23 устройства, устанавливается в режим передачи данных на третий вход.

Вычисленное ранее значение (A+B) D запоминается в регистре 16. На этом заканчивается первый этап выЧислений по формированию первого промежуточного результата в соответствии с формулой (2). Аналогично вычисляются значения произведений (C+D)A и (-А+В)С по формулам (3) и (4) на втором и 20 третьем этапах в соответствии с вре менной диаграммой. Необходимо только учитывать, что второй этап начинается на пятом такте и заканчивается на тринадцатом. При этом коммутатор 1 25 сигналом управления, поступающим на вход 21 устройства, устанавливается в режим передачи данных с четвертого и пятого информационных входов при вычислении значения (C+D) в пятом так-311 те и в режим передачи данных с первого и третьего информационных входов — при вычислении значения (C D+A) в седьмом такте. Коммутатор 2 в пятом такте устанавливается в режим передачи; данных с первого и третьего инфор"мационных входов на входы соответственно уменьшаемого и вычитаемого, вычитателя 4, что обеспечивает вычисление значения (C+D-А) в седьмом 4О такте. В тринадцатом такте демультиплексор 9 устанавливается в режим передачи данных на второй выход, и вычисленное значение (C+D)A запоминается в регистре 5 Третий этап 45 вычислений начинается в девятом такте и заканчивается в семнадцатом такте. При этом коммутатор 2 устанавливается в режим передачи данных с, третьего и четвертого информационных входов на входы соответственно вычитаемого и уменьшаемого вычитателя 4, обеспечивая вычисление значении". (-А+В) в девятом такте. В. одиннадцатом такте коммутатор 2 устанавливает- 55 ся в режим передачи данных с пятого и шестого информационных входвв на входы соответственно уменьшаемого и . вычитаемого вычитателя 4, обеспечивая

94 6 вычисление значения (-А+В-С). Коммутатор 1 устанавливается в режим передачи данных с пятого и шестого информационных входов, обеспечивая при этом вычисление значения (-А+В+С) сумматором 3 в одиннадцатом такте. На семнадцатом такте демультиплексор 9 устанавливается в режим передачи данных на первый выход, и вычисленное значение (-А+В)С запоминается в регистре 14. На четвертом этапе оба коммутатора устанавливаются в режим передачи данных с седьмого и восьмого информационных входов. При этом сумматор 3 вычисляет значение мнимой части результата F=(C+D)A+(-A+B)C, а вычитатель 4 вычисляет значение действительной части результата Е (С+Р)А-(А+В)Р s соответствии с формулой (1). Вычисленные значении в восемнадцатом такте запоминаются в выходных внутренних регистрах сумматора 3 и вычитателя 4, а в девятнадцатом такте переписываются в регистры

12 и 13. На этом заканчивается четвертый этап и полный цикл вычисления произведения двух комплексных чисел.

Формула изобретения

Устройство для умножения, содержащее первый коммутатор, два вычитателя, сумматор, первый, второй и тре тий регистры, два блока памяти и блок деления на константу, вход которого соединен с выходом первого вычитате" ля, входы уменьшаемого и вычитаемого которого соединены соответственно . с выходами первого и второго регист. ров, информационные входы которых соединены соответственно с выходами первого и второго блоков памяти, адресный вход первого блока памяти соединен с выходом третьего регистра, информационный вход которого соединен с выходом второго вычитателя, о т л и ч а ю щ е е с я, тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет выполнения опера-.. ции умножения комплексных чисел, в него введены второй .коммутатор,, четвертый, пятый, шестой и седьмой ре" гистры и демультиллексор, информационный вход которого соединен с выходом блока деления на константу, входы действительной и мнимой частей множимого устройства соединены соответст-. венно с первым и вторым информацион1522194

6 / // /2 /6 /4 /5 /7 /6 19

Такты

3 5 Я 56

Кир /

/Я - 54 56 78

Кмр 2

//+ +

CH5 +

Р8 /2

Вчт4

С А A+8

П5У7,Ре //

П3й, Ргl0

8чт 5

C+ 4

Регистр

/4-/6

Р8 /6

Фиг 2

Составитель Б,Мурзина

Редактор Т.!!арфенова Техред N.Õîäàíè÷ Корректор И.Муска

Заказ 6963/ 45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Я-35, Раушская наб., д. 4/ 5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 ными входами первого коммутатора и третьим и четвертым информационными входами второго коммутатора, первый информационный вход которого соединен с адресным входом второго блока

5 памяти, третьим информационным входом первого коммутатора, выходом мнимой части результата устройства и выходом четвертого регистра, информационный вход которого соединен с выходом сумматора, входы первого и второго слагаемых которого соединены соответственно с первым и вторым выходами первого коммутатора, четвер-тый и пятый информационные входы которого соединены соответственно с входами действительной и мнимой частей множителя устройетва и вторым и шестым информационными входами второ- 2!1 го коммутатора, пятый информационный вход которого соединен с выходом третьего регистра, выходом действительной части результата устройства и шестым информационным входом первого коммутатора, выход пятого регистра соединен с седьмыми информационными входами первого н второго коммутаторов, восьмые информационные входы которых соединены соответственно с выходами шестого и седьмого регистров, информационные входы шестого, „пятого и седьмого регистров соединены соответственно с первым, вторым и третьим выходами демультиплексора, первый и второй выходы второго коммутатора соединены соответственно с входами уменьшаемого и вычитаемого второго вычитателя, управляющие входы первого и второго коммутаторов и демультиплексора соединены соответственно с первым, вторым и третьим управляющими входами устройства.