Устройство для умножения матриц

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов для перемножения матриц. Цель изобретения - упрощение контроля работоспособности. Вычислительные модули соединены в матрицу таким образом, что обеспечиваются два режима работы - основной (перемножение матриц) и тестирования. Достоинством устройства являются низкие дополнительные аппаратурные затраты, высокая достоверность тестирования. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 15/347 11/00

1 в;.

ОПИСАНИЕ- ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4375474/24-24 (22) 04,02,88

:(46) 15 ° О!,90 ° Бюп, ¹ 2 (72) М,M,Tàòóð, В,П,Якуш,, С,Н.Изотов и А,В.Драенков (53) 681,3(088,8) (56) Гун Суньюань, Систолические вол. новые и матричные процессоры для вы сокопроизводительных вычислений,—

, ТИИЭР, т. 72, ¹ 7, 1984, с,141,,рис,9.

Воеводин В,В.Математические модели и методы в параллельных процессах, М,: Наука, 1986, с.221,рис.23 ° 2 (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов для перемножения матриц, Цель изобретения — упрощение контроля работоспособности устройства.

На фиг,1 представлена схема устройства для умножения матриц порядка 4; на фиг.2 — схема соединений для обеспечения синхронизации; на фиг ° 3схема вычислительного модуля; на фиг.4 — временные диаграммы работы устр ойств а.

Устройство содержит первую 1; (i

1,4), вторую 2; и третью 31 (1

1, 7) информационных входов вычислительные модули 4;> (k = 1,4), первую 5;, вторую 6; .и третью 7 группы выходов, информационные вход 8 и

„.30„„1536399 А 1 (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов для перемножения матриц, Цель изобретения — упрощение контроля работоспособности, Вычис" лительные модули соединены в матрицу таким образом, что обеспечиваются два режима работы — ° основной (пере- множение матриц) и тестирования, Достоинством l устройства являются низкие дополнительные аппаратурные saтраты, высокая достоверность тестирования, 4 ил.

С:: выход 9 устройства. (образующие цепь сдвига), первую 10 и вторую 11 группы управляющих входов Маи

Каждый вычислительный модуль содержит первый 12, второй 13 и третий 14 информационные входы, первый 15, вто- ©, рой 16 и третий 17 регистры, умножи- © тель 18, сумматор 19, схему 24 сравнения, элемент 21 памяти, сумматор 22 по модулю два, первый 23, второй 24 1 © и третий 25 выходы, четвертые информационный вход 26 и выход 27, пятые ий формационный вход 28 и выход 29, вход 30 и выход 31 элемента памяти, вторую 32 и первую 33 группы управляющих входов °

3ь

В устройстве предусмотрено два режима функционирования: основной и тес-. тирования, В основном режиме на управляющие входы 10 и 11, "Запись в регистры" од1536399 новременно выдаются синхроимпульсы и предлагаемое устройство функциони« рует аналогично прототипу, поскольку основные тракты прохождения информа5 ции не изменялись, Для тестирования устройства необходимо замкнуть третьи выходы вычислительных модулей (i 1) и (l,j.) (i j

l,п), на четвертые информационные входы этих же вычислительных модулей и по цепи 8-9 сдвига установить сквозной сдвигающий регистр (все элементы памяти, соединенные последовательно по цепи сдвига) в исходное состояние (например, все "О").

Тестирование основной части аппаратуры выполняется в два этапа (фиг,4). На первом этапе проверяются вычислительные модули, у которых

i*j 3+4k; i+j = 4+4k, k = 0,1,2..., Для этого по входу "Установка" группы 10 выдается импульс, выставляющий регистры в исходное состояние (например, все "1"), начиная с кото-. рого при выдаче импульсов по входу

"Сдвиг регистров" группы 10 осуществляется выдача L = 2 -1 тестовых наборов на сумматор и умножитель, что означает их исчерпывающее тестирование (при большой разрядности m число тест-кодов может быть ограничено)..С третьих групп выходов 25 реакция на тест поступает на вычислительные модули у которых: 1+1

= 2+4k; i+j = 5+41<, k = 0,01,2...,, на указанные вычислительные модули выдаются импульсы по входу "Запись в регистры" группы 11, что обеспечивает транзитное прохождение тест-ко40 дов через регистр 17 и по группе выходов 27 возвращение в исходный вычислительный модуль через группу входов 26 на схему 20 сравнения, В исправном. состоянии устройства на 4 эту же схему поступает идентичная реакция соседнего вычислительного модуля на такой же тест по пятому входу 28, В случае возникновения неисправности сигнал несравнения в момент синхронизации вычислительного модуля по входу Запись" устанавли11 1I вает элемент памяти в состояние 1

Таким образом осушествляется проверка укаэанных вычислительных моду55 лей и связей между ними, На втором этапе. тестирования аналогично осуществляется проверка вычислительных модулей, у которых

i4-j 2+4k; i+j = 5+4k, k = 0,1,2, °, ° а остальные вычислительные модули обеспечивают транзитное прохождение сигналов °

После завершения второго этапа тестирования посредством подачи импульсов на управляющие входы элементов памяти по группам 10 и 11 (на фиг,4 эти сигналы не показаны) осуществляется вывод диагноза, Наличие хотя бы одной "1" в выходном слове длиной п свидетельствует о возникновении отказа устройства, В результате рассмотрения тестиро.- . вания основной части. аппаратуры осталась непроверенной исправность связей внешних входов устройства с оконечными вычислительными модулями, Структура сети позволяет выполнить данную проверку путем прогона всех "0" и всех "1" по первым и вторым группам входов и выходов устройства, формула изобретения

Устройство для умножения матриц, содержащее матрицу пдп (где и — порядок перемножаемых матриц) вычислитель« ных модулей, причем i-й (i = l,п) вход первой группы информационных входов устройства подключен к первому информационному входу (1, i)-го вычислительного модуля, i-й вход второй группы информационных входов устройства подключен к второму информационному входу (i,l)-ro вычислительного модуля, i-й вход третьей группы информационных входов устройства подключен к третьему информационному входу (n,i)-го вычислительного модуля, а j-й вход (j = nnl, 2о — ) тратьей группы информационных входов устройства подключен к третьему информационному входу (2 n-j, n)-ro вычислительного модуля, первый информаци-. онный вход (i,k)-ro вычислительного модуля подключен к первому выхо- . ду (i,k-l)-го вычислительного модуля (k-2,n), второй информационный вход (k,i)-го вычислительного модуля подключен к второму выходу (k-1 i)-го вычислительного модуля, третий информационный вход (1.m)-го вычислительного модуля подключен к третьему выходу (1+1, mtl)-го вычислительнбго модуля (L>m=1, n-Т), первый выход (п,i)-го вычислительного модуля является д-м выходом первой группы выхо5 15363 дов устройства, второй выход (i,n)-ro вычислительного модуля является i-м выходом второй группы выходов устройства, третий выход (i, 1).-ro вычислительного модуля является (п-1+1}-м выходом третьей группы выходов устройства, а третий выход (1,1)-го вычислительного модуля является (n+1)-и выходом третьей группы выходов уст- . 1p ройства, каждый вычислительный модуль содержит три регистра, умножитель и сумматор, причем первый, второй и третий информационные входы вычислительного модуля соединены со входами соответственно первого, второго и третьего регистров, выходы первого и второго регистров соединены .соответственно с первым и вторым вы-., .ходами вычислительного модуля и с пер-щ

I вым и вторым входами умножителя, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом третьего регистра, а выход - с третьим выходом вычисли- 25

;тельного модуля, управляющие входы всех регистров соединены с первой ,группой управляющих входов вычисли1 тельного модуля, о т л и ч а ю щ е— е с я тем, что, с целью упрощения 30 .контроля работоспособности устройства, в каждый вычислительный модуль введены схема сравнения, сумматор

1 по модулю два и элемент памяти, причем первый и второй входы схемы срав-35 нения подключены соответственно к четвертому и пятому информационным входам вычислительного модуля, четвертый выход вычислительного модуля соединен с выходом третьего регистра, 4р а пятый выход — с выходом сумматора, выход схемы сравнения соединен с входом записи элемента памяти, груп= па управляющих входов которого явля99 6 ется второй группой управляющих вхо--.. дов вычислительного модуля, первая и вторая группы управляющих входов (р,q)-ro вычислительного модуля (p+q-4t=3;4; t = 0,1,...) подключена к первой группе управляющих входов устройства, первая и вторая группы управляющих входов (у,u) ã о вычислительного модуля (v+n-4с=2;5) подключены к второй группе управляющих входов устройства, пятый выход (4,1)-ro вычислительного модуля соединен с пятым информационным входом (l,Ú)-ro вычислительного модуля,пятый выход которого соединен с пятым информационным входом (1,4)-го вы,числительного модуля, пятый выход (n, и-1)-го вычислительного модуля соединен с пятым информационным входом (n п)-ГО вычислительного модуля ,пятый выход которого соединен с пятым информационным входом .(n-l,n)-го вычислительного модуля, пятые информа- ционные входы (l,s)-ro и (r,n)-ro вычислительных модулей соединены с пятыми выходами соответственно (s,1)-го и (n,r)-ro-вычислительных модулей (s r 2,п; s rô 4), пятый информационный вход (k,1)-го вычисли.тельного модуля соединен с пятым выходом (k-l, 1+1)-го вычислительного модуля, регистры каждого вычислительного модуля соединены последовательно по цепи сдвига с сумматором по модулю два, образуя сдвиговый регистр-генератор последовательности псевдослучайных кодов, а элементы памяти всех вычислительных модулей соединены последовательно в .сквозной регистр сдвига, вход и выход которого являются соответственно информационными входом и выходом устройства, 1536399

1536399 1536399

0сиоВной реяцм

Awuw месжироАрми.9

Составитель К,Кухаренко

Техред N, оданич Корректор Л,Бескид

Редактор Л,Пчолинская

«

Заказ 110 Тираж 560 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКЙТ .СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101