Ь, =log,b; с = а — b
А = sin arctg ?"с !
В = cos arctg 2!
539771 если
1у1 <1
lyi >1 у!о
l уl .<
l yl
i y1> l
1уl -,-
lyi 1
А в в
А у О, у)0, у 7z0q у О, х ) О, х 7rU, x "-О, х <О, В, А, -А, -в
1 х! х! х! х! если если если если если если если
-А
-в
-в
-А х! х! х! х! х<О, х <О, x>0, х) О, у<0, у<О, у<О, y<,О, -в, -А
У
А, в, Устройство работает следующим образом.
Операнды входных чисел х и у, представленные в виде двоичного параллельного дополнительного кода (n разрядов Мантиссы и 1 разряд знаковый) с фиксированной запятой, поступают соответственно на входы 1 и 2 устройства и заносятся в регистры 7 и 8 соответственно по сигналу с входа 3, с выходов регистров 7 и 8 ман" тиссы чисел х и у поступают на информационные входы соответственно первого 9 и второго 10 преобразователей дополнительного кода в прямой, управляют работой которых знаковые разряды операндов х и у. С выходов первого 9 и второго 10 преобразователей дополнительного кода в прямой операнды чисел хl и lyl поступают на входы блока 11 сравнения и информационный вход коммутатора 13. Блок
11 сравнения определяет, какое из чисел больше, и своим выходным сигналом управляет работой коммутатора 13. Последний построен так, что íà его первом,выходе появлется операнд,. соответствующий большему числу (х,), а на втором выходе — операнд, соответствующий меньшему числу (у ). С первого и второго выходов коммутатора 13 операнды чисел х,и у, поступ.",ют на информационные входы первого 15 и второго 16 сдвигателей соответственно. Одновременно m старших разрядов числа х поступают на вход блока 14 выделе1 ния порядка, на выходе которого обра, зуется двоичный параллельный код номера старшего значащего разряда числа х,, который управляет работой первого 15 и второго 16 сдвигателей,. С выходов первого 15 н второго 16 сдвигателей k-разрядные операнды а и Ь поступают на входы соответственно
55 первого 17 и второго 18 логарифмирующих преобразователей, с выходов которых операнды чисел а, и Ь< поступают соответственно на входы вычитателя 19. Количество m старших, разрядов числа х, поступающих на (1 вход блока 14 „определяется из соотношения
m=n-k.
Блок 14 выделения порядка совместно с первым сдвигателем 15 производит сдвиг так, чтобы на выходе первого сдвигателя 15 старшая значащая цифра числа х находилась в старшем разряI де (за исключением случая, когда m или более старших разрядов числа х„ являются нулями, при этом сдвиг производится на m разрядов влево). С вы- . ходов знаков регистров 7 и 8 знаковые разряды чисел х и у поступают соответственно на первый и второй адресные входы блока 12 памяти признаков, на третий адресный и разрешающий входы которого поступают сигнал с выхода блока 11 сравнения и стробирующий сигнал с .входа 4 соответственно. С выхода вычитателя 19 операнд числа поступает на вход блока 20 памяти функций, который производит преобразование информации в соответствии с функциональными зависимостямиА=в п arctg 2" и В = cos arctg 2 . в зависимости от сигнала блока 12. Операнды чисел
А и Б ($ разрядов) с выхода блока 20 памяти функций пбследовательно поступают на вход второго слагаемого сумматора 21, на вход первого слагаемого которого подается лог. "О", а на вход режима — сигнал с выхода блока 12.
Блоки 12, 20 и 21 работают в соответствии с выражением (2). Запись значений в регистры 22 и 23 производится по сигналам, поступающим на входы регистров с входов 5 и 6. Выходы регистров 22 и 23 соответственно являются сииусным 24 и косинусным 25 выходами устройства.
Введение в устройство блока 14 выделения порядка позволяет расширить диапазон представления входных чисел
39771
5 15 устройства без увеличения входной разрядной сетки первого 17 и второго 18 логарифмирующих преобразователей.
При этом точность устройства и количестно m старших разрядов, подаваемых на вход блока 1.3, определяется минимальным количеством значащих разрядов большего из аргументов. аргументов и соответственно первым и вторым адресными входами блока памяти признаков, третий адресный вход которого соединен с выходом блока сравнения и управляющим входом коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого и вто10
Повышение точности обеспечивается отсутствием в алгоритме методичес кой погрешности. формула изобретения
Устройство для вычисления функций
z,=8 ï arctg у/х и z =cos arctg у/х,, содержащее регистр первого аргумента, регистр второго аргумента, два сдвигателя, два регистра результата, сумматор, причем вход первого аргумента устройства соединен с информационным входом регистра первого аргумента, вход второго аргумента устройства соединен с информационным входом регистра второго аргумента, выход сумматора соединен с информационным входом первого регистра результата, о тл и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены блок сравнения, два преобразователя дополнительного кода в прямой, блок памяти признаков, коммутатор, блок выделения порядка, первый и второй логарифмирующие преобразователи, вычитатель и блок памяти функций, причем вход записи аргументов устройства соединен с входами разрешения записи регистров первого и второго аргументов, выходы которых соединены с информационными входами соответственно первого и второго преобразователей дополнительного кода в прямой, управляющие входы которых соединены с выходами знаковых разрядов регистров соответственно первого и второго
45 рого преобразователей дополнительного кода в прямой и входами соответственно первого и второго операндов блока сравнения, стробирующий вход устройства соединен с входом разрешения чтения блока памяти признаков, выходы поля признака функции и поля признака режима которого соединены соответственно с входом выбора функции блока памяти функций и входом задания режима сумматора, первый и второй информационные входы которого соедине-, ны со о тве тств енн о с в ходом ло гич еского нуля устройства и выходом блока памяти функций, адресный вход которых соединен с выходом вычитателя, входы уменьшаемого и вычитаемого которого соединены с выходами соответственно первого и второго логарифмирующих преобразователей, входы которых соединены с выходами соответствующих сдвигателей, информационные входы которых соединены с выходами соответственно большого и меньшего операндов коммутатора, выход большего операнда которого соединен с входом блока выделения порядка, выход которого соединен с управляющими входами первого и второго сдвигателей, выход сумматора соединен с информационным входом второго регистра результата, входы записи первого и второго результатов устройства соедине- ны с входами разрешения записи соответственно первого и второго регистров результата, выходы которых соединены с соответствующими выходами устройства.
1 53977 l
Составитель А.Зорин
Редактор M.11åòðîâà Техред И.Дидык Корректор Э.Лончакова
Заказ 219
Тираж 55й
Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКИТ СССР
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101
