Устройство вычисления функции арктангенс отношения

 

Изобретение относится к вычислительной технике и предназначено для аппаратурной реализации вычисления функции φ=ARCTG Y/X в быстродействующих цифровых специализированных вычислительных устройствах и системах. Работа устройства основана на кусочно-линейной аппроксимации функции φ=ARCTG Y/X. Для повышения быстродействия за счет использования арифметических устройств, работающих с фиксированной запятой, и расспараллеливания вычислительного процесса в устройство введены два регистра, два преобразователя дополнительного кода, блок памяти констант, два блока памяти коэффициентов, схема сравнения знаков, сумматор, регистр результата. 1 ил.

09) Ои

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

А1 (51)5 G 06 F 7/548

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬЗТИЯМ

ПРИ ГКНТ СССР (21) 4498705/24-24 (22) 28,10.88 (46) 15.08.90. Бюл. и 30 (72) О,M. Поваренко, В.Д. Пысин и В.Н. Чернышев (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1221651, кл. С 06 F 7/548, 1984.

Авторское свидетельство СССР

Р 1273920, кл. G 06 F 7/548, 1985.

I (54) УСТРОЙСТВО ВЫЧИСЛЕНИЯ ФУНКЦИИ

АРКТАНГЕНС ОТНОШЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для аппаратурной реализации вычисления

Изобретение относится к вычислительной технике и предназначено для аппаратурной реализации устройств вычисления функции y = arctg у/х в быстродействующих цифровых специализированных вычислительных устройствах и системах.

Целью изобретения является повышение быстродействия.

На чертеже изображена блок-схема устройства.

Устройство содержит входы 1 и 2 первого и второго аргументов, тактовый вход 3, регистры 4 и 5 первого и второго аргументов, первый 6 и второй

7 преобразователи дополнительного кода в прямой, схему 8 сравнения знаков, схему 9 сравнения кодов, первый

10 и второй 11 коммутаторы, блок 12 ,деления, блоки 13 и 14 памяти коэффициентов, блок 15 умножения, сумкатор2 функции (ь = аг с 8 у/х в быстродействующих цифровых специализированных вычислительных устройствах и системах. Работа устройства основана на. кусочно-линейной аппроксимации функции у = arctg у/х. Для повышения быстродействия за счет использования арифметических устройств, работающих с фиксированной запятой, и распараллеливания вычислительного процесса в устройство введены два регистра, два преобразователя дополнитель»ого кода, блок памяти констант, два блока памяти коэффициентов, схема сравнения знаков, сумматор, регистр результата. 1 ил. вычитатель 16, блок 17 памяти констант, сумматор 18, регистр 19 результата, выход 20 устройства.

Устройство позволяет вычислять функцию y= ar6tg у/х в диапазоне 0,27! J.

Работа устройства основана на кусочно-линейной аппроксимации функции

a(= arctg z в диапазоне главного значения арктангенса (О 6 a < II/2) следующим выражением: (1)

Рассмотрим i-интервал аппроксимации.

Задавшись условием, что число интервалов аппроксимации кратно 2 и максимум ошибки аппроксимации в каждом из интервалов не превышает заданную, можно определить число интервалов аппроксимации И, а также значения

1585793

I о((-a(9 х-., — arete z.. (2) Для расчета значения функции в интервале (0,2lt ) необходимо дополнить главное значение функции постоянной величиной /3= 7! р, где р .= 0,1,2 в зависимости от знаков операндов х и у, т.е, y-- К,(z — z,) + F, + Гр. (3)

Обозначив значения Я, + Г(р через

Я р, получили

0 + ., если х з О, у ) 0;

1I —,, если х (О, у > О;

1 (4) р=- + ., если x(0, у < 0;

27 —,, если х)0, у (О.

Устройство рабогает следующим об— разом. 20

Операнды входных чисел у и х, представленные в виде двоичного параллельного дополнительного кода с фиксированной запятой, поступают соответственно ка входы 1 и 2 устройства и 25 заносятся в регистры 4 и 5 соответственно по переднему фронту импульса на тактовом входе 3. С выхода регистров

4 и 5 мантиссы чисел у « х поступают на информационные входы соответствек- 30 но первого 6 и второго 7 преобразователей, управляют работой которых знаковые разряды операндов у и х. Операнды чисел у и х поступают соответственно на информационные входы первого 10 и второго 11 коммутаторов и на входы схемы 9 сравнения, которая управляет работой обоих коммутаторов и блока 17, так что при у t < tõ 1 через первый 10 коммутатор на входы делимого блока 12 деления поступает значение операнда у, а через второй коммутатор 11 ка входы делителя блока 12 деления поступает значение операнда х а при у I y l x I через перс

45 вый коммутатор 10 на вход делимого поступает значение операнда х„ через второй коммутатор 11 ка вход делителя блока 12 деления поступает значекие операнда у. На выходе блока деления значение. z представлено в виде

Ы-двоичных разрядов, из которых старшие N-L поступают на адресный вход блоков 13 и 14 памяти коэффициентов, а L разрядов с выхода блока 12 — ка вход умножителя 15 и представляют собой значение (z — z ), на другой вход умножителя с блока 13 поступает значение К . С выхода блока 14 значе1 ние, поступает на вход сумматоравычитателя 16, на другой вход которо го поступает значение О, 7, 27 в соответствии с формулЬй (4). Управление сумматором-вычитателем 16 осуществляется результатом сравнения знаков, формируемых схемой 8 сравнения знаков в соответствии с формулой (4). С выхода сумматора-вычитателя 16 значение = ; + Г/. р поступает на вход сумматора 18 на другой вход которого поступает значение К.(z — z.) с учетом ! масштабирования, т. е. со сдвигом на

2 разряда в сторону младших. С выхода сумматора 18 значение поступает на информационные входы регистра 19 результата, где записывается по заднему фронту сигнала тактового входа 3 и поступает на выход устройства 20. формула изобретения

Устройство вычисления функции арктангенс отношения, содержащее схему сравнения кодов,. первый и второй коммутаторы, блок деления, блок умножения и сумматор-вычитатель, причем выход первого коммутатора соединен с входом делимого блока деления, выход второго коммутатора соединен с входом делителя блока деления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистры первого и второго аргументов, регистр результата, первый и второй преобразователи дополнительного кода в прямой, схема сравнения знаков, первый и второй блоки памяти коэффициентов, блок памяти констант и сумматор, причем входы первого и второго аргументов устройства соединены с информационными входами соответственно регистра первого аргумента и регистра второго аргумента, входы разрешения записи которых соединены с входом тактовых импульсов устройства, выходы. регистров первого и второго аргументов соединены с информационными входами соответственно первого и второго преобразователей дополнительного кода в прямой, управляющие входы которых соединены с выходами знака регистров соответственно первого и второго аргументов, выход первого преобразователя дополнительного кода в прямой соединен с первым входом

I схемы сравнения кодов и первыми инфор мационными входами первого и второго коммутаторов, вторые информационные

1585793

Составитель A. Зорин

Техред Л.Сердюкова

Редактор Е. Копча

Корректор В. Гирняк

Заказ 2327

Тираж 564

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 входы которых соединены с выходом второго преобразователя дополнительного кода в .прямой и вторым входом схемы сравнения кодов, выход которой соединен с адресными входами первого 5 и второго коммутаторов и входами выбора страницы первого и второго блоков памяти коэффициентов, адресные входы страницы которых соединены с выходом

10 старших разрядов блока деления, выход младших разрядов которого соединен с входом первого сомножителя блока умножения, вход второго сомножителя и выход которого соединены соот15 ветственно с выходом первого блока памяти коэффициентов и входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходам сумматора-вычитателя, входы первого и второго операндов которого соединены с выходами соответственно второго блока памяти коэффициентов и блока памяти констант, первый"и второй адресные входы которого соединены с выходами разрядов знака соответственно регистров первого и второго аргументов и соответственно с первым и вторым входами схемы сравнения знаков, выход которой соединен с управляющим входом .сумматора-вычитателя выход сумматора соединен с информа ционным входом регистра результата, .вход разрешения записи и выход которого соединены соответственно с входом тактовых импульсов устройства и выходом устройства.