Конвейерное устройство для вычисления функций синуса и косинуса

 

Изобретение относится к вычислительной технике и может быть применено в специализированных процессорах. Целью изобретения является повышение точности вычисления за счет введения быстродействующих средств коррекции аргументов. Устройство содержит N итерационных узлов 1.1...1.N (N - разрядность аргументов), N узлов коррекции 2.1.....2.N, блок 3 памяти коэффициентов, первый тактовый вход 4, второй тактовый вход 5, вход 6 логического нуля, вход 7 первого аргумента, вход 8 второго аргумента, вход 9 угла. В итерационных узлах осуществляются вычисления в соответствии с алгоритмом Волдера. В узле коррекции производится коррекция координат вектора, необходимая из-за деформации вектора при его повороте. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕ7СКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (11) (51) 4 С 06 Р 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННт СССР

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4319628/24-24 (22) 22.10.87 (46) 30.04.89. Бюл, № 16 (71) Киевский институт инженеров гражданской авиации им. 60-летия

СССР (72) Л,Я,Нагорный, Дж,Сингх (IN) q

И,А.Жуков, И.К.Жига и В.И,Андреев (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1236465, кл. G 06 F 7/548, 1984.

Байков В.Д., Смолов В.Б. Специализированные процессоры. Итерационные алгоритмы и структуры. M. Радио и связь, )985, с. 152, рис.3.17. (56 7 (54) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ВЪ|ЧИСЛЕНИЯ ФУНКЦИЙ СИНУСА И КОСИНУСА (57) Изобретение относится к вычислительной технике и может быть применено в специализированных процессорах. Целью изобретения является повьппение точности вычисления за счет введения быстродействующих средств коррекции аргументов. Устройство содержит и итерационных узлов 1,1,..., 1.и (п — разрядность аргументов ), и-узлов коррекции 2.1,...,2,п блок

3 памяти коэффициентов, первый тактовый вход 4, второй тактовый вход

5, вход 6 логического нуля, вход 7

1476462 первого аргумента, вход 8 второго аргумента, вход 9 угла, В итерационных узлах осуществляются вычисления в соответствии с алгоритмом Волдера, Изобретение относится к вычислительной технике и может быть применено в специализированных процессорах.

Целью изобретения является повышение точности вычисления за счет введения быстродействующих средств коррекции аргументов.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит и итерационных узлов 1.1...,,1.n (n — разрядность аргументов), и-узлов коррекции 15

2.1,..., 2,п блок 3 памяти коэффициентов, первый тактовый вход 4, второй тактовый вход 5, вход 6 логического нуля, вход 7 первого аргумента, вход 8 второго аргумента, вход 9 уг- 20 ла.

Каждый итерационный узел содержит, например, первый и второй регистры

10 и 11, первый и второй сумматорывычитатели 12 и 13, первый и второй сдвигатели 14 и 15, Каждый узел коррекции содержит первый и второй регистры

16 и 17, первый и второй вычитатели 18 и 19 первый и второй сдвигатели 20 и 2), схему 22 сравнения, первый и второй коммутаторы 23 и 24, I

Устройство работает следующим

35 образом, Вычисления осуществляются в соответствии с алгоритмом Волдера. На вход >-го итерационного узла поступают значения координат исходного

40 вектора после (i-1) шагов итерации.

С приходом сигнала по первому тактовому входу 4 эти значения записываются соответственно в первый и второй регистры 10 и 11 i.-го итерапион45 ного узла, Первый и второй сдвигатеВ узле коррекции производится коррекция координат вектора, необходимая из-за деформации вектора при его повороте„ 1 s.ï. ф-лы, 1 ил. ли 14 и 15 i-го итерационного узла обеспечивают сдвиг значения аргументов на i разрядов вправо, Полученные на выходах первого и второго сумматоров-вычитателей 12 и 13 i-ro итерационного узла новые значения координат вектора поступают в -й узел коррекции. По сигналу на втором тактовом входе устройства новые значения координат записываются в первый и второй регистры 16 и 17 i-го узла коррекции. Первый и второй коммутаторы 20 и 21 i-го узла коррекции осуществляют сдвиг информации на 1. разрядов вправо. Результаты поступают на первые входы первого и второго коммутаторов 23 и 24 i-ro узла коррекции. На вторые входы этих коммутаторов поступает сигнал логического нуля, Управление работой коммутаторов 23 и 24 осуществляется схемой 22 сравнения в зависимости от соотношения координат, 1

Результаты с выходов первого и второго регистров 16 и 17 i-го узла коррекции и с выходов первого и второго коммутаторов 23 и 24 поступают на входы первого и второго вычитателей

18 и 19 этого узла, На выходе этих вычитателей получаются скорректированные значения координат, которые поступают на информационные входы следующего (i+1)-ro итерационного узла, .

Управление работой сумматоров-вычитателей 16 и 17 осуществляется по значениям разрядов итерационных коэффициентов, поступающих с выхода блока 3 памяти.

Формула изобретения

1. Конвейерное устройство для вычисления функций синуса и косинуса, 1476462

Составитель С.Куликов

Редактор Ю.Середа Техред M.Äèäûê Корректор М.Максимишинец

Заказ 2157/49 Тираж 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1f3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина,101 содержащее и-итерационных узлов (п разрядность аргумента) и блок памяти, коэффициентов, причем вход угла уст1

t ройства соединен с адресным входом блока памяти коэффициентов, i-й выход которого (i=1 n) соединен с входом управления итерацией i-ro итерационного узла, первый тактовый вход устройства соединен с одноимен- fp ным входом каждого итерационного узла, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены и-узлов коррекции, причем первый и второй информацион- 15 ные выходы j-Fo итерационного узла (3 =l,...,n 1) соединены соответственно с первым и вторым информационными входами (j +1)-ro итерационного узла, второй тактовый вход устройства сое- 20 динен с тактовым входом всех узлов коррекции, вход логического нуля устройства соединен с одноименным входом всех узлов коррекции, первый и второй информационные входы первого 25 итерационного узла соединены с входами первого и второго аргументов устройства, первый и второй выходы n-ro узла коррекции соединены соответственно с первым и вторым выходами ре- 30 зультата устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия, каждый узел коррекции содержит два регистра, 35 два сдвигателя, два коммутатора, два вычитателя и схему сравнения, причем первый и второй информационные входы узла коррекции соединены с информационными входами соответственно первого и второго регистров, синхронизируюшие входы первого и второго регистров соединены с тактовым входом узла коррекции, выход первого регистра соединен с входом уменьшаемого первого вычитателя и информационным входом первого сдвигателя, выход второго регистра соединен с входом уменьшаемого второго вычитателя и информационным входом второго сдвигателя, выходы первого и второго сдвигателей соединены с первыми информационными входами соответственно первого и второго коммутаторов, вторые информационные входы которых соединень; с входов логического нуля узла коррекции, выходы первого и второго коммутаторов соединены с входом вычитаемого соответственно первого и второго вычитателей, управляющие входы первого и второго коммутаторов соединены соответственно с первым и вторым выходами схемы сравнения, входы первого и второго операндов которой соединены с выходами соответственно первого и второго регистров, выходы первого и второго вычитателей, соединены с первым и вторым информационным

1 выходами узла коррекции.