Преобразователь параллельного кода в последовательный

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода. Целью изобретения является повышение достоверности преобразуемого кода. Преобразователь содержит генератор 1 импульсов, первый и второй счетчики 2 и 3, схему 4 сравнения, коммутатор 5, блок 6 памяти, первый - третий элементы И-НЕ 7-9, первый и второй регистры 10 и 11 сдвига, дешифратор 12 нуля, первый - третий триггеры 13-15, элемент ИЛИ 16, первую и вторую группы элементов РАВНОЗНАЧНОСТЬ 17 и 18, первый и второй генераторы 19 и 20 одиночных импульсов, первый и второй элементы 21 и 22 задержки, элемент НЕ 23, тактовый и информационные входы 24 и 25, входы 26-28 пуска, записи и сброса, информационный 29 и контрольный 30 выходы. 1 ил.

СОЮЗ СожтСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1547076 А 1 (51) 5 Н 03 И 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ASTOPCH0MY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbITHRM

ПРИ ГКНТ СССР

1. (21) 4328426/24-24 (22) 05.10.87 (46) 28.02.90. Бюл. М 8 (72) Л.И.Севастов и В.В.Кузнецов ,(53) 681.325(088.8) (56) Авторское свидетельство СССР

У 119002, кл. Н 03 И 9/00, 1983.

Авторское свидетельство СССР

9 1270897, кл. Н 03 M 9/00, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО

КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода. Целью изобретения яв2 ляется повышение достоверности преобразуемого кода. Преобразователь содержит генератор 1 импульсов, первый и второй счетчики 2 и 3, схему 4 сравнения, коммутатор 5, блок 6 памяти, первый — третий элементы И-НЕ 7-9, первьпi и второй регистры 10 и 1 1 сдвига, деюифратор 12 нуля, первый— третий триггеры 13-15, элемент ИЛИ

16, r ервую и вторую группы элементов

РАВНОЗНАЧНОСТЬ 17 и 18, первый и второй генераторы 19 и 20 одиночных импульсов, первый и второй элементы

21 и 22 задержки, элемент НЕ 23, тактовый и информационные входы 24 и

25, входы 26-28 пуска, записи и сброса, информационньв1 29 и контрольный

30 выходы. 1 ил.

1547076

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода.

Целью изобретения является повышение достоверности преобразуемого

:кода. !

На чертеже представлена функцио нальная схема преобразователя.

Преобразователь содержит генератор 1 импульсов, первый 2 и второй 3 счетчики, схему 4 сравнения, комму татор 5, блок б памяти, первый — тре» 15

1тий элементы И-НЕ 7, 8 и 9, первый

10 и второй 11 регистры сдвига, дешифратор 12 нуля, первый - третий триггеры 13, 14 и 15, элемент ИЛИ, 16, первую 17 и вторую 18 группы эле- 20 ментов РАВНОЗНАЧНОСТЬ, первый 19 и второй 20 генераторы одиночных им,,пульсов, первый 21 и второй 22 эле менты задержки, элемент. НЕ 23, тактовый 24 и информационные 25 входы, входы 26, 27 и 28 пуска, записи и сброса, информационный 29 и контрольный 30 выходы.

Преобразователь работает следующим образом.

Перед программированием на вход 28 ,сброса преобразователя подается сигна:1; сброса на первый счетчик 2 и триггер

13, заставляя последний переключаться на режим программирования, при котором сигнал с его единичного выхода, по. "

35 подаваемый на вход коммутатора 5, заставляет последний подключить выходы первого счетчика 2 к входам выборки адресов блока 6 памяти, а сигнал с ну- 0 левого выхода триггера 13 отключает выходы второго счетчика 3 от входом выборки адресов блока 6 и заставляет генератор 1 прекратить выдачу импульcos Программирование заключается в том, что на входы 25 преобразователя кода подается и-разрядное слово в пареллельном коде, которое при подаче на вход 27 записи сигнала записи записывается в ячейку блока 6 с нулевым адресом, причем в нулевой разряд блока б записывается "0". По переднему фронту сигнала записи генератор

20 генерирует одиночный импульс, сбрасывающий триггеры 14 и 15, а элемен55 том 22 задержки этот одиночный. импульс сдвигается на время, достаточное для завершения переходных процессов в блоке 6 памяти, второй группе 18 элементов РАВНОЗНАЧНОСТЬ и элементе И-НЕ 9 и подается на С-вход триггера 15 вырабатывающего на своем единичном выходе сигнал достоверности произведенной записи: при поразрядном сравнении сигналов, присутствующих на входах и выходах блока 6 памяти, осуществляемом двухвходовыми элементами РАВНОЗНАЧНОСТЬ второй группы 18 элементов РАВНОЗНАЧНОСТЬ, на выходах последних в случае правильности произведенной записи окажутся "1", которые, пройдя

- ерез элемент И 9, подадут сигнал "0" на Э-вход триггера 15, единичный выход которого окажется равным "О™, в случае неправильной произведенной записи по крайней мере на, одном из выходов двухвходовых элементов второй группы 18 элементов РАВНОЗНАЧНОСТЬ окажется "0", что послужит причиной подачи на 0- вход триггера 15 "1", и единичный выход его установится в е„", » ничное положение. При подаче в процессе программирования на вход первого счетчика 2 импульса последний увеличивает свой выходной код на единицу, который через коммутатор 5 подается на входы выборки адресов блока б.

Таким образом, блок 6 подготавливается для записи второго слова в ячейку с адресом, равным единице. Запи ь второго слова в блок 6 и определение достоверности записи производятся ана" логично описанному, причем в нулевой разряд блока 6 снова записывается "0", Таким образом, массив данньцс в параллельном коде, состоящий из данного числа слов, записывается в ячейки блока б, причем в нулевые разряды последнего всегда записывается "0" независимо от кодовой комбинации, составшяющей информационное слово. После записи в блок б последнего слова массива данных на вход первого счетчика

2 подается импульс и преобразователь кода оказывается готовым к преобразованию занчсанного массива данных.

Для запуска режима преобразования на вход 26 преобразователя подается отрицательный импульс, который поступает также на второй йход элемента

И-НЕ 7, на сброс второго счетчика 3 и на вход установки в "1" триггера

13, логические сигналы на выходах которого, подаваемые на вторые входш коммутатора 5, изменяются на противоположные, отключая входы выборки адpecos блока 6 от выходов первого счетПерепад с уровня "1" на уровень

"0" на выходе дешифратора 12 нуля, проходя также через элемент 21 задержки, подается на вход второго счетчика

3 и заставляет его увеличить номер ячейки блока 6 памяти на 1, т.е. ны" ставить на выходах блока 6 параллельный код, соответствующий второму слову, при этом в нулевом разряде сохраняется сигнал "0". Этот же перепад, пройдя через элемент И-НЕ 70 перево- .. дит регистр 10 сдвига в режим записи.

На выходах регистра 10 сдвига появляется второе слово, а сигнал "О" в нулевом разряде обеспечивает на выходе дешифратора 12 нуля появление перепада с уровня "0" на уровень

На обоих входах элемента И-НЕ 7 оказываются уровни "1", а на выходеуровень "0", переводящий регистр 10 сдвига в режим сдвига, начинается преобразование второго слова, и описанный процесс повторяется. По окончании преобразования последнего слова выходной код второго счетчика 3 оказывается одинаковым с выходным кодом первого счетчика 2, т.е. число преобразованных слов становится равным числу слов, записанных в блок 6 при программировании. На выходе схемы

4 сравнения, сравнивающей выходные коды первого и второго счетчиков 2 н 3, появляется сигнал, устанавливающий триггер 13 в исходное состояние, соответствующее режиму программирования, т.е. преобразователь кодов устанавливается в исходное состояние.

5 1547076 чика 2 и подключая их к выходам второго счетчика 3. Так как второй счетчик 3 импульсом сброса обнуляется по выходам, то на выходы выборки адресов через блок 6 поступает нулевои код, 5 соответствующий адресу нулевой ячейки блока 6 памяти. Таким образом, на вход регистра 10 сдвига с блока 6 подается параллельный код, соответствующий первому слову, а также "О" в нулевом разряде.

Поступивпий на второй вход элемента И-НЕ 7 пусковой импульс на время его действия переводит регистр 10 сдвига в режим записи, и на выходе последнего появляется параллельный код, соответствующий первому слову, а также "0" в нулевом разряде, старший разряд (и-й) слова присутствует на . 20 выходе и-ro разряда регистра 10 сдвига. Снимаемый с нулевого разряда регистра 10 сдвига "0" независимо от кода слова поддерживает на выходе дешифратора 12 нуля сигнал "1", который, 25 будучи поданным на первый вход элемента И-НЕ 7, совместно с восстановившейся после нулевого импульса "1" на втором его входе, устанавливает на его выходе, а следовательно, на выхо- 30 де выбора режима регистра 10 сдвига сигнал "0", переводящий регистр 10 сдвига н режим .сдвига. После установки триггера 13 поступающие с генератора 1 импульсы продвигают записанную в регистре 10 сдвига информацию к выходу 29 преобразователя кода, осуществляя преобразование параллельного кода и последовательный, снимающийся с выхода 29 преобразователя кода, à 40 также воспроизведение снимаемого кода в регистре 11 сдвига, так как его информационный вход соединен с выходом старшего (и-ro) информационного разряда регистра 10 сдвига. После каж-.45 дого такого импульса записанный в нулевом разряде регистра 10 сдвига сигнал "О" при этом также перемещается к выходу 29, поддерживая на выходе дешифратора 12 нуля сигнал "1". При этом разряды регистра 10 сдвига заполняются "1". После преобразования первого (последнего по съему) разряда слова на всех входах дешифратора 12 нуля оказываются сигналы "1", а на вью 55 ходе — сигнал "0". Перепад с уровня

"1" на уровень "О", происходящий благодаря инвертору 23, по срезу импуль-. са сдвига, подаваемого на один из входое деннфратора 12 нуля, подается на

С-нход триггера 14. На его входе в этот момент присутствует результат поразрядного сравнения сигналов на ныходе блока, 6 памяти и на выходе регистра 11 сдвига, получаемый с помощью элементов РАВНОЗНАЧНОСТЬ первой группы .17р сигналы на выходах которых равны "1" при совпадении значений сравниваемых разрядов. Если на входах одного из элементов РАВНОЗНАЧНОСТЬ значения сравниваемых разрядов окажутся различными, то на его выходе сигнал окажется равным "0", которьйр пройдя через элемент И-НЕ 8 станет равным

"1", и, пройдя через элемент ИЛИ 16, поступит на D-вход триггера 14, создавая условия для установки единичного выхода триггера, что сигнализирует об ошибке в преобразовании.

1547076

Фор мула из о бр ет ения

Преобразователь параллельного кода в последовательный, содержащий блок памяти, информационные входы и вход з писи которого являются соответств нно информационными входами и вхом записи преобразователя, выходы б ока памяти соединены с одноименнывходами первого регистра сдвига, в оды младших и разрядов которого и дключены к одноименным входам дешифр тора нуля, выход (и+1)-ro разряда первого регистра сдвига является вы) ходом преобразователя, первый счетчик, счетный вход которого является гак ":оным входом преобразователя, вход с броса первого счетчика объединен с

r рвым нулевым входом триггера и яв яетcя входом сброса преобразователя, ;,pmogbi первого счетчика соединены с .,1 соответствующими первыми входами ком:.. утатора и схемы сравнения, выход ко-.

1 арой соединен с вторым нулевым вхо- д

) ом триггера, выходы которого соедиены с соответствующими вторыми вхоами коммутатора, второй счетчик, ь ход сброса которого объединен с перф>м входом первого элемента И-НЕ и дипичным входом первого триггера и

<::>.:- e:":.:. входом пуска преобразователя, выходы второго счет п ка соединены соответствующими третьими входами .коммутатора и вторыми входами схемы ."равнения, выходы коммутатора соедине-

ы с соответствующими адресными входа1 г блока памяти, счетный вход второго

hj ÷åò÷èêà объединен с вторым входам г первого элемен-а И-НЕ, выход которого „ соединен с входом режима первого регистра сдвига, генератор импульсов, Выход которого соединен с тактовым

Входом первого регистра сдвига, о т— л и ч а ю ц и и с я тем, что, с целью повышения достоверности преобразу-:емого кода, в преобразователь введены две группы элементов РАВНОЗНАЧНОСТЬ и второй и третий элементы И-ElE, элемент ИЛИ, генераторы одиночных импульсон, элементы задержки, элемент

НЕ, второй и третий триггеры и второй регистр сдвига, последовательный вход которого соединен с выходом и-го разряда первого регистра сдвига, тактовый вход объединен с входом элемента

НЕ и подключен к выходу генератора импульсов, управляющий вход которого соединен с инверсным выходом первого триггера, выход элемента НЕ соединен с входом дешнфратора нуля, выход которого соединен с входом первого элемента задержки и входом первого генератора одиночных импульсов, выход которого соединен с С-входом второго триггера, инверсный выход которого соединен с его инверсным единичным входом, выход первого элемента задержки соединен с входом обнуления второго счетчика,,выходы второго регистра сдвига соединены с первыми входами соответствующих элементов РАВНОЗНАЧНОСТЬ первой группы, вторые входы которь..х объединены с первыми входами соответствующих элементов РАВНОЗНАЧНОСТЬ в арой группы и соединены с соответствующими выходами блока памяти, выходы элементов РАВНОЗНАЧНОСТЬ первой группы соединены с входами второго элемента И-НЕ, выход которого соединен с первым входом элемента ИЛИ, выход к:,— торого соединен с D-входом второго триггера„ вторые входы элементов РАВНОЗНАЧНОСТЬ второй группы соединены с соответствующими информационными входами блока памяти, выходы соединены с соответствующими входами третьего элемента И-НЕ, выход которого соединен с. 13-входом третьего триггера, инверсный выход которого соединен с его инверсным единичным входом, прямой выход третьего триггера соединен с вторым входом элемента ИЛИ, вход второго генератора одиночньгх импульсов соединен с входом записи блока памяти, выход второго генератора одиночных импульсов соединен с инверсными нулевымн входами второго и третьего тригге.— ров и входом второго элемента задержки, инверсный вьгход которого соединен с С-входом третьего триггера, прямой выход второго триггера является контрольным выходом преобразователя. !