Кольцевая система для обмена информацией

 

Изобретение относится к вычислительной технике и системам передачи данных, предназначена для построения локальных сетей, обеспечивающих информационное взаимодействие вычислительного оборудования: В гибких автоматизированных производствах и системах /ГАП, ГАПС/

в системах автоматизированного управления производством и технологическими процессами

в системах автоматизации учрежденческой деятельности

в системах автоматизации проектирования /САПР/. Цель изобретения - повышение пропускной способности системы. Цель достигается тем, что в кольцевую систему, каждое из устройств которой содержит приемник, переключатель, передатчик, два триггера, накопитель информации, распределитель импульсов, дешифратор, элемент "ИЛИ", постоянную память, узел управления, блок регистров связи с абонентом, реле контроля напряжение, в каждое устройство введен узел буферной передачи, включающий сдвиговый регистр, два счетчика, два триггера, три элемента "И, память. 2 з.п. ф-лы. 10 ил. 2 табл.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ()5 G Об F 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изоБРетениям и отнРытия11

ПРИ ГКНТ СССР (21) 4391868/?4-24 (22) 19.01.88 (46) 15.03.90. Бюл. ¹- 10 (71) Научно-производственное объединение "Информатика" (72) А. Б. Волков, В. П. Блинов, А. В. Макаров и С. Б. Серкин (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1043715, кл. G 08 С,19/28 ° 1982.

Авторское свидетельство СССР

¹ 1298760, кл. G 06 F 13/14, 1985. (54) КОЛЬЦЕВАЯ СИСТЕМА ДЛЯ ОБМЕНА ИНФОРМАЦИЕИ (57) Изобретение относится к вычислительной технике и системам передачи данных, предназначена для построения локальных сетей, обеспечивающих информационное взаимодействие вычислительного оборудования: в гибких автоматизированных производствах и системах

Изобретение относится к вычислительной технике и может быть исполь-. зовано в качестве локальной. сети ЗВМ, распределенных систем автоматизации проектирования (САПР) и автоматизации учрежденческой деятельности с использованием персональных профессиональных электронных вычислительных машин (ППЭВМ).

Цель изобретения — повьппение пропускной способности системы.

На фиг. 1 представлена блок-схема устройства передачи и приема информации системы, на фиг. 2-4 — функциональные схемы накопителя информации, „„ЯО„„1550522 А 1

2 (ГАП, ГАПС); в системах автоматизированного управления производством и технологическими процессами; в системах автоматизации учрежденческой деятельности; в системах автоматизации проектирования (САПР). Цель изобретения — повышение пропускной способности системы. Цель достигается тем, что в кольцевую систему, каждое из устройств которой содержит приемник, переключатель, передатчик, два триггера, накопитель информации, распределитель импульсов, дешифратор, элемент ИЛИ", постоянную память, узел управления, блок регистров связи с абонентом, реле контроля напряжения, в каждое устройство введен узел буфер- ной передачи, включающий сдвиговый регистр, два счетчика, два триггера, .три элемента "И", память. 2 з.п. ф-лы

10 ил., 2 табл. распределителя импульсов и узла передачи информации; на фиг. 5-8 — блбксхемы обобщенного алгоритма функционирования, апгоритма основного цикла работы, режимов приема и выдачи пакетов; на фиг. 9-10 — временные диаграм— мы работы буфера передачи при формировании и передаче пакета данных.

Устройство содержит приемник 1, переключатель 2, передатчик 3, буферный узел (буфер) 4 передачи (для формирования пакетов данных и передачи их в последовательном коде), триггер

5 приема, накопитель 6 информации, распределитель 7 импульсов, дешифра1550522 тор 8, триггер 9 передачи„элемент

ИЛИ 10, постоянную память 11, узел

12 управления, блок 13 регистров связи с абонентом реле !4 контроля наЭ

5 пряжения питания.

Пакопитель 6 информации (Фиг. 2) содержит счетч>п(15 битов, регистр

16 сдвига (для преобразования последовательного кода в параллельный), счетчик 17 адреса, элемент HF, 18,,триггер 19, элемент 20, шинные формиi рователи 21 и 22, элементы ИЛИ 23 и

24, память 25.

Распределитель 7 импульсо|з(фиг. 3), содержит тактовый генератор.?6, эле менты И 27 и 28, счетчик 29, переклю,: чатель скорости обмена информацией 30.

Буферный узел (буфер) 4 передачи (фиг. 4) состоит из регистра 31 сдви- 20 . га (для преобразования параллельного кода в последовательный), счетчика

32 битов элемента И 33, триггера 34 (разрешения передачи), триггера 35 (разрешения записи информации в буфер 25 передачи), счетчика 36 адреса, эле— ментов И 37 и 38, памяти 39 (для Формирования пакета) .

Переключатель 2 состоит из элементов И 40 и 41 и элемента НЕ 42 фиг. 1, Устройство работает в двух режимах: режим транзита пакетов и режим передачи пакетов. Б обоих режимах вся информация, поступаюшая из канала (линии) связи, всегда направляется в

35 накопитель 6 информации.

Режим транзита пакетов.

Устройство (станция) обычно находится в режиме транзита и выступает в этом случае в качестве ретранслятора-усилителя. При этом информация проходит через приемник 1 и передатчик 3, и одновременно поступает в накопитель 6. При приеме признака начала пакета триггер 5 сигнализирует об этом узлу 12 выставлением .запроса на прерыВание, т.е. предоставляет возможность программно проанализировать— что за пакет поступает с линии. По заданному в формате пакета адресу

5О станции — получателя производится анализ этого адреса на предмет совпадения с собственным. Если программа станции определит, что поступаюший пакет адресован ей,, она отключает

55 транзит через станцию до окончания приема всего пакета в накопитель 6.

При приеме признака конца пакета состояние транзита восстанавливается.

Режим передачи сообшений.

Суть работы станции заключаешься в том, что она не передает сообшения в канал связи до тех пор„ пока ее кольцевой тракт не освободится, т.е. пока станцию не пройдет полностью очередной пакет. Если от подключенного к станции абонента поступает пакет данных, станция проверяет состояние кольцевого канала на предмет его занятости проходяшим транзитным пакетом. Если канал оказывается свободным, станция отключает состояние транзита, после чего пакет, готовый к передаче, передается в канал связи . По завершении передачи пакета производится ана— лиз состояния накопителя 6. Если во время гередачи в кольцо собственного пакета из канала связи были приняты другие пакеты, то они анализируются и при необходимости передаются далее в канал аналогичным образом. После

I освобождения накопителя 6 станция восстанавливает состояние транзита.

Если к моменту передачи через стан— цию передается транзитный пакет, станпгя дожидается его концевого маркера и производит описанные выше действия.

Этот режим может использоваться для очистки сети от пакетов с нарушенной структурой, так как в момент нахождения таких пакетов в накопителе станции программа может анализировать их структуру.

Комбинация двух режимов — транзит и передача — позволяет программе станции выдавать пакеты в канал связи

Ф и принимать адресованные пакеты ей иэ канала. Правила обмена информацией в сети и форматы пакетов определяются выбранным алгоритмом программы.

Примером может служить одна из реализаций алгоритма, примененная в варианте станции пЭстафета-ОЗп., В формате пакета предусмотрены следуюшие поля: адрес станции-получателя; адрес станции-отправителя; длина пакета; данные; контрольная сумма.

Максимальная длина пакета зависит от выбранного размера буфера в памяти (256 байт). B рассматриваемом варианте программы максимальная длина пакета составляет !/3 часть емкости буфера 4

В основе вычисления контрольной суммы в данной реализации программы заложена свертка по модулю два, хотя

5 1550522 можно применить любой другой алгоритм, Принявшая пакет станция проверяет правильность контрольной суммы и посылает отправителю квитанцию. Приняв подтверждающую квитанцию, станция-от— правитель уничтожает копию посланного пакета в своем буфере, В противном случае этот пакет передается повторно, Число повторных передач может быть лимитировано и в случае истечения счетчика повторов может быть выдана диагностическая информация подключенному к станции абоненту.

В состав Функций сети включены !5 процедуры самодиагностики> заключающиеся в том, что в сети периодически циркулируют диагностические пакеты.

Цель посыпки — контроль целостности кольцевой линии связи, контроль нали- 20 чия и состояния функционирующих в сети станций.

Постоянная (перепрограммируемая) память (ПЗУ) 11 и узел 12 в совокуп- . ности составляют блок управления, ко- 25 торый функционирует в соответствии с алгоритмом управляющей программы, хранящейся в ПЗУ 11, и типом оборудования абонента (пользователя), подключенного к блоку 13; в частности, 30 могут быть использованы ПЗУ с ультра.Фиолетовым стиранием (серия К573) и микропроцессор типа К1810ВМ86, КМ1810УМ88 или 880Д. Оперативная память блока управления использует память накопителя информации, объемом от 4 4К до 16 Кбайт, причем накопитель 6 использует для своего буфера

256 байт.

Таблица 1

Разряды адреса

Управляющий сигнал

Выход дешифратора 8

А(6 А э А 4

0 0 0 1

0 0 1 2

Выбор ПЗУ

Начало ЛДП (прием в начало буФера)

Выбор ОЗУ

Разрешение передачи из буфера передачи (РП)

Запись в буфер передачи (ЗП)

Отключение транзита (ОТ)

Разрешение транзита (РТ)

Выбор ПЗУ (при .инициализации устройства) 0 О 3

0 1 l 4

1 0 0 5

1 0 1 6

1 1 0 7

1 8

1 1

Таблица 2

Нет приема и передачи (канал свободен) режим."Транзит"

Идет информация, Транзит установлен

Идет передача пакета, прием отсутствует

В момент передачи пакета. пришел пакет иэ ликии

Остальные сочета40

1 1

0 1

1 0

0 0

Х Х ния невозможны

Процедура прямого доступа в память используется в процессе приема инфорВ качестве блока 13 может быть использована БИС контроллера последовательного или параллельного интерфейса (серия KP580), с помошью которой, в зависимости от выбранной кон45 кретной схемы, может быть реализован обмен информацией с абонентом.

Из адресного пространства 1 Мбайт микропроцессора, в соответствии со спецификой его применения в устройстве, используется адресное пространство 128 Кбайт.

Адресная шина Ао используется для выбора младшего байта данных из памяти. Адресные шины Al-A13 адресуют .ПЗУ 11 и память 25, А14-А15 используются для выборки ПЗУ, памяти 25 и выработки команд управления в соответствии с табл. 1.

Для связи узла 12 с различными бло ками устройства используется 16-ти разрядная шина данных ШД и управляющие сигналы: ЗПР1-ЗПРЗ запросы на прерывание 1-3, назначение сигналов

ЗПР1-ЗПРЗ указано в табл. 2," ЗЗХ— запрос захвата шин; РЗХ вЂ” разрешение захвата шин, I

ЗПР 1 ЗПР 2 ЗПР 3 Состояние устройства

1550522

Временные диаграггмы синхрониза— ции записи приведены на фиг. 9.

Сигналом ЗП дешифратора устанавливается в режим "Запись триггер

35. С инверсного выхода триггера 35 поступает разрешение работы на вход счетчика 32, который контролирует количество бит информапии, записанной в памя гь 39„ и осуществляет сброс триггера 35 в исходное состояние после записи байта информации. Этим же

5Î мации в буфер накопителя и описана ниже.

При подаче напряжения питания на устройство срабатывает реле 14 и линия связи подключается на вход при5 емника 1, При появлении в линии связи стартового нулевого бита устанавливается триггер 5.

Этот сигнал поступает в узел 12 как запрос на прерывание ЗПР1, сообщая управляюгцей программе о начале приема пакета информации по каналу ,связи. Информация с выхода приемника

1 поступает также на переклгочатель 2.

В зависимости от состояния тригге| ра 9 переключатель 2 пропускает сигналы с выхода приемника 1 на вход передатчика 3 (режим Транзит" ) или с выхода буфера 4 передачи на вход передатчика 3 (режим "Передача" ).

Буфер 4 передачи (фиг„ 4) предназначен для преобразования информации из параллельного кода в последовательный, формирования пакета данных и вы в 25 дачи его на вход передатчика для дальнейшей передачи в кольцо (в линию).

Буфер передачи имеет два режима работы: режим записи (Формирование 30 пакета) и режим передачи.

Режим записи.

Информация от абонента., обработанная программой (NHKpoIIpoIteccopoM) и предназначенная для передачи в линию

35 поступает побайтно с шины данных на регистр 31 сдвига, где преобразуется в последовательную форму . Одновремен

IIo с появлением на шине данных байта дешифратор 8 вырабатывает сигнал ЗП, который осуществляет запись байта в регистр. Сдвиг информации (преобразование в последовательную

Форму) и ее запись в память 39 буфера передачи осуществляется импульсами 45 с частотой Г,, которые формируются в распределителе 7.

I сигналом осуществляется обращение к памяти 39, С прямого выхода триггера записи вырабатывается сигнал ЗП, разрешающий прохождение импульсов синхронизации записи в распределителе 7, а.также — прохождение импульсов записи через элемент И 37 на вход выбора режима работы памяти 39.

При формировании пакета счетчик

36 последовательно нарагцивается, тем самым обеспечивая запись каждого бита информации, поступающей в последовательном коде с выхода регистра 3! сдвига на информационный вход памяти.

После записи байта информации счетчик 32 вырабатывает импульс сброса, который приводит триггер 35 в первоначальное состояние.

Счетчик 36 не сбрасьгвается; запись первого бита нового байта пакета производится в следующую адресную ячейку, Запись данных в память продолжает ся с наращиванием адреса до тех пор, пока не будет сформирован пакет нужной. длины. Окончание формирования пакета отслеживается программой.

Режим передачи.

При возникновении необходимости выдачи информации в канал связи на выходе дешифратора 8 появляется сигнал РП, который сбрасывает счетчик

36 буфера перецачи, устанавливает триггер 34 в .режим "Передача", снимая запрос на прерывание ЗПФ 3 и разрешая обращение к памяти 39, и вырабатывает сигнал РП (разрешение передачи).

После получения сигнала РП буфер

4 функционирует независимо от программы (микропроцессора). Автономность работы буфера передачи. т.е. независимость скорости передачи от программной синхронизации, позволяет повысить скорость передачи в линию по сравнению с прототипом.

Работа схемы (буфера передачи) в режим передачи иллюстрируется временной диаграммой фиг. 10.

В случае отсутствия прохождения мимо станции чужого пакета или приема пакета из линии, на счетчик 36 и элемент И 37, который управляет выбором режима работы памяти. 39, поступают импульсы синхронизации передачи (частота Г ).

1550522

На выходе из памяти 39 считывается информация (cAopMHpoBGHHbtH пакет) в последовательном коде, которая передается на переключатель 2 и далее пе5 редатчиком 3 в линию.

Счетчик 32 во время передачи осуществляет контроль конца пакета. При появлении на выходе памяти концевика пакета — двух байтов FF на выходе счетчика появляется импульс, осуществляющий сброс триггера 34 и счетчика адреса 36.

Сигнал с инверсного выхода триггера 34 является запросом на прерывание 15

ЗПР 3, который сообшает микропроцессору об окончании передачи пакетов.

Сигнал РП перестает быть активным и запрещает в распределителе 7 формирование импульсов синхронизации пере- 20 дачи (частота F<) °

Распределитель 7 (фиг. 3) предназначен для выработки тактирующих сигналов всех узлов устройства, в том числе и для питания тактового входа 25 микропроцессора. Кварцованный генератор 26 имеет прямой и инверсный выход основной частоты F u F.

На элементах И 27 и 28 реализована схема формирования сигнала синхронизации буфера передачи. Сигнал ЗП разрешает прохождение импульсов основной частоты Г для синхронизации записи при формировании пакета в буфере 4 передачи.

Если через устройство не проходит пакет (режим "Транзит" ), в буфере передачи сформирован пакет и получен сигнал на передачу (сигналы "Транзит" и Разр. Прд. активные), на выход 4р распределителя 7 поступают импульсы синхронизации передачи, частота которых (F ) получена делением основной частоты (F) счетчиком 28 и установлена переключателем 30 °

Этой же частотой (Р ) осушествляЕ ется синхронизация приема информации из линии в накопитель 6.

Накопитель 6 информации (фиг. 2) предназначен для приема последовательной информации от приемника 1, преобразование ее в параллельную форму, . записи в буферную зону памяти 25 по последовательным адресам и выдачи признака конца пакета информации (сигнал Конец пакета"). В качестве буи

55 ферной зоны используется 256 байт общей оперативной памяти 25. Последовательно-параллельным преобразователем является регистр 6, тактируемым из распределителя 7. Прием очередного бита в регистр 16 происходит в середине длительности бита, что обеспечивает надежный прием при несинхронной работе тактовых генераторов принимающей и передающей станций.

Счетчик 15 после приема последнего бита байта вырабатывает запрос на прямой доступ в память 33Х и наращивает адрес по входу счетчика 17. Сигнал разрешения прямого доступа РЗХ устанавливает в исходное состояние счетчик 15, открывает шинные формирователи 21 и 22, вырабатывает. сигнал выборки памяти 25, который через элемент ИЛИ 23 поступает на вход выборки памяти 25. Этот же сигнал через элемент HE 18 поступает на вход триггера 19, которьп вырабатывает сигнал разрешения записи, которьп через элемент KIH 24 поступает на вход разрешения записи памяти 25.

При поступлении из канала байта

FF, который является признаком конца пакета, и при записи этого байта в память вырабатывается сигнал "Конец пакета" с выхода элемента И 20 ° Этот сигнал сбрасывает триггер 5. Тем самым снимается запрос прерывания ЗПР1, что сообщает узлу 12 о конце приема пакета и возможности выйти на передачу собственной информации или транзитного пакета, оказавшегося в буфере приема памяти 25 накопителя 6.

I формула изобретения

1. Кольцевая система для обмена информацией, содержащая М устройств передачи и приема информации, каждое из которых содержит приемник, переключатель, передатчик, распределитель импульсов, накопитель, дешифратор, триггер приема, триггер передачи, элемент ИЛИ, узел управления, постоянную память, блок регистров связи с абонентом, реле контроля напряжения питания, причем выходы передатчиков

i-ro (i = 1, М-1) и М-го устройств передачи и приема информации системы соединены соответственно с входами приемников (i+1)-го и первого уст— ройств передачи и приема информации системы, в каждом из которых обмотка реле контроля напряжения питания подключена к полюсам источника питания устройства передачи и приема ин1550522

12 формации системы, контакты реле. сое- . динены с входом приемника и выходом передатчика, выход приемника подключен к установочному входу триггера приема, информационному входу накопи5 теля и первому информационному входу переключателя, выходом соединенного с входом передатчика, угравляюший вход переключателя подключен к выходу триггера передачи, информационный вход-выход узла управления подключен через шину данных к информационному входу-выходу накопителя, выходу по.стоянной памяти и информационному ,входу †выхо блока регистров связи с абонентом, группы входов и выходов информационных и управляюших разрядов которого являются входом-выходом устройстВH. для подключения к информаци 2() онно-управляющему входу-выходу соответствующего абонента системы, а ад— ресный вход — через адресную шину соединен с адресным вьгходом узла управления, адресными входами накопителя, 25 постоянной памяти и информационным г входом дешифратора, управляющий входвыход узла управления соединен через управляющую шину с управляющими входами †выхода накопителя и блока регистров связи с абонентом, прямым и инверсным выходами триггера приема, управляющим входом дешифратора, группа выходов которого подключена к раз— решающему входу постоянной памяти, 35 первому и второму входам режима нако— пителя, установочному и сбросовому входам триггера передачи, вьгход нако— пителя соединен с входом сброса триггера приема, инверсным вьходом подклю < ченного к первому входу элемента ИЛИ, о т л и ч а ю ш а я с я тем, что, с целью повышения пропускной способности системы, в каждое устройство передачи и приема информации системы введен буферный узел передачи, причем информационный вход буферного узла перецачи соединен через шину данных

С информационным .входом-вьгходом узла управления, а первый выход подключен к второму информационному входу пере5О ключателя, входы записи и разрешения выдачи буферного узла передачи соединены с группой-выходов дешифратора, тактовый вход буферного узла передачи соединен с первым:выходом распределителя импульсов, первый и второй входы разрешения которого соединены соответственно с вторыми и третьими выходами буферного узла передачи, четвертый выход которого соединен через шину управления с управляюшим входом-выходом узла управления и вторым входом элемента ИЛИ, выход которого соединен со сбросовым входом триггера передачи, второй выход и вход режима распрЕделителя импульсов соединены соответственно с тактовым входом накопителя и выходом триггера передачи.

2. Кольцевая система по п, 1, о т л и ч а ю ш а я с я тем, что распределитель импульсов содержит генератор, счетчик, два элемента И и переключатель, причем первый вход первого элемента И соединен с первым входом разрешения распределителя импульсов, второй вход первого элемента

И соединен с выходом генератора и входом счетчика, а выход является первым выходом распределителя импульсов и соединен с выходом второго элемента И, первый и второй входы которого являются соответственно вторым разрешаюшим входом и входом режима распределителя импульсов, группа выходов счетчика через переключатель соединена с третьим входом второго элемента И и является вторым выходом распределителя импульсов, 3. Кольцевая система по п. 1, о тл и ч а ю ш а я с я тем, что буферный узел передачи содержит регистр сдвига, счетчик битов, память, счетчик адреса, два триггера, три элемента И, причем, информационный вход регистра сдвига является информационным входом буферного узла передачи, вход записи и тактовый вход регистра сдвига являются соответственно входом записи и тактовым входом буферного узла передачи, а выход соединен с информационным входом памяти, выход которой соединен с первым разрешаюшим входом счетчика битов и является первым выходом буферного узла передачи, вход разрешения выдачи которого соединен с первым входом первого элемента И и установочным входом первого триггера, вход сброса которого соединен с вторым входом первого элемента И и первым выходом счетчика битов, счетный вход которого соединен с тактовым входом буферного узла передачи, счетным входом счетчика адреса и первым входом второго элемента И, выходы которых соединены соответственно с адрес13

1550522

14 ным входом и входом операции памяти, вход обращения которой соединен с выходом третьего элемента И, второй выход счетчика битов соединен с входом сброса второго триггера, установочный

5 вход которого соединен с входом записи буферного узла передачи, а прямой выход является вторым выходом буферного узла передачи и соединен с вторым l0 входом второго элемента И, инверсный выход второго триггера соединен с вто рым входом разрешения счетчика битов и первым входом третьего элемента И, второй вход которого соединен с четвертым выходом буферного узла передачи и инверсным выходом первого триггера, прямой выход которого является третьим выходом буферного узла передачи, выход первого элемента И соединен с входом сброса счетчика адреса.

1550522 иг.

f550522

Юачалп радовы по ne8ave театя

Вых06 nd ОЯХЛЮ чвюю питаиия

1550522

1550522 (.

1550522

Редактор Л, Пчолинская Техред N. Дидык

Корректор О. Ципле

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Заказ 274

ВНИИПИ Государственного

113035„

Тираж 564 Подписное комитета по изобретениям и открытиям при ГКНТ СССР

Иосква, E-35, Раушская наб., д, 4/5