Устройство взаимного перезапуска абонентов

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах. Целью изобретения является повышение надежности за счет осуществления контроля работы абонентов, входящих в состав вычислительной системы, функционирующей в реальном масштабе времени. Устройство содержит прцессоры 1, 2, адаптеры 3, 4, генераторы 5, 6, делители частоты 7, 8, элементы ИЛИ 9, 10, 15, 16, триггеры 11, 12, 13, 14, блок 17 памяти, генератор 5 и делитель частоты 7 и генератор 6 и делитель частоты 8 объединены в таймеры. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU,, lI550526

А I (я}5 С 06 Р 15/16

ГОСУДАРСТВЕННЫЙ НОЫИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О .;: 1РЫТИЯМ

ПРИ ГННТ СССР."Р

l Р, ОПИСАНИЕ ИЗОБРЕТЕНИЯ Б .

К A ВТОРСЙСМУ СВИДЕТЕЛЬСТВУ

1 (21) 4289331/24-24 (22) 10.06.87 (46) 15.03.90. Вал. 910 (72) Ю. Ф. Шостак, В. N. Беда, Д. И. Кишиневский, Ю. П. Маштак и IO. Э. Шенов (53) 681 .325(088.8) (56) Патент США У 4486829, кл. G 06 F 11/20, опублик. 1985.

Патент США Ф 4072852, кл. G 06 F ll/04, опублик. 1978. (54) wcreoAcrao a8 moro nzpr.эАпуcm

АБОНЕНТОВ (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах.

Целью изобретения является повышение надежности за счет осуществления контроля работы абонентов, входяшнх в состав вычислительной системы, функционирующей в реальном масштабе времени. Устройство содержит процессоры

2, адаптеры 3, 4, генераторы 5, 6, делители частоты 7, 8, злемепты ИЛИ

9, 10, 15, 16, триггеры ll, 12, 13, 14, блок 17 памяти, генератор 5 и де . лител= частоты 7 и генератор 6 и делитель 8 частоты объединены в таймеры. 1 ил.

1550526

Изобретение относится к вычислительной технике и может быть исполь-.

1 эовано в вычислительных устройствах.

Цель изобретения — повышение на5 дежности за счет осуществления контроля работы абонентов, входящих в состав вычислительной системы, функционирующей в реальном масштабе времени, На чертеже приведена структурная схема предлагаемого устройства (цепи управления процессами захвата общей магистрали считывания вектора прерывания и цепи сброса адаптеров не.:показаны). 15 устройство содержит процессоры 1 и 2, адаптеры 3 и 4„генераторы 5 и

6, делители 7 и 8 частоты, элементы

ИЛИ 9 и 10, триггеры 11 — 14, элементы ИЛИ 15 и 16, блок 17 памяти, генератор 5 и делитель 7 объединены в тачмер 18, а генератор 6 и делитель

8 — в таймер 19.

Устройство работает следующим образом. 25

Процессоры 1 и 2 при нормальном ходе вычислительного процесса выполняют возложенные на них задачи. Обмен информацией или результатами вычислений между процессорами 1, 2 осу- 30 ществляется посредствoM системной магистрали через общее поле блока памяти 17. Процессоры 1, 2 занимают системную магистраль на время одного цикла обмена по магистрали. Монопольный захват магистрали оцним из процес-35 соров недопустим, т.к. если один из процессоров захватит общую магистраль, то другой процессор в случае обращения к блоку 17 переводится в

40 режим ожидания и не реагирует на внешние прерывания, что недопустимо в системах, работающих в режиме реального масштаба времени.

На вход прерывания (прерывание по таймеру) процессоров 1, 2 поступают импульсы с делителей 7, 8 с периодом

0,25 с. Период может изменяться с помощью делителей 7, 8. Этот вход прерьвания каждого из процессоров является самым приоритетным и немаскиру50 емым. Прерьвание по таймеру используется для формирования временной шкалы и синхронизации вычислительных пропроцессов.

Одновременно импульсы с делителей

7, 8 поступают на тактовые входы триггеров 11 и 12. Процес"îðû 1, 2, получив сигнал по входу прерывания, пре4

4 рьвают выполнение текущих программ и последовательно записывают "!" и

"0" в первый разряд каналов ввода-вывода (КВВ) . Сигналы с выхода первого разряда KBB через элементы ИЛИ 9, 10 поступают на входы сброса триггеров

11, 12, 13 и 14„ удерживая их в нулевом состоянии.

Триггеры 11 и 13 выполняют функции элементов задержки, т.к. сигнал от деделителей 7, 8 на тактовые входы триггеров 13 и 11 поступает раньше, чем сигнал установки их в нулевое состояние с выходов 1-х разрядов КВВ процессоров.

В случае остановки вычислительного процесса в одном из процессоров 1, 2 первый же импульс с делителей 7 или

8 устанавливает триггер 11 или 13 в единичное состояние, вторым импульсом устанавливается в единичное состояние триггер 12 или 14. Сигнал с выхода триггера 12 или 14 через элементы

ИПИ 15 или 16 поступает на вход "Пуск" остановившегося процессора 1 или 2, производя его перезапуск. Перезапущенный процессор по сигналу "Пуск" формирует сигнал УСТ, по которому через элементы ИЛИ 9 или 10 производитс ся установка в нулевое состояние триг— герон 11, 12 или 13 и 14.

Максимальное время остановки процессоров при такой схеме контроля и выбранном периоде следования импульсов составляет 0,5 сек. и на это же время произойдет смещение шкалы текущего времени, что вполне допустимо.

В случае отказа аппаратной части схемы койтроля работоспособности уст ройства действует режим дополнительного контроля, обеспечивающий возможность перезапуска соседнего процессора и самого себя.

Для реализации этого режима в общем поле блока 17 памяти для процессоров 1 и 2 отведено 2 ячейки. Через время t процессор 1 записывает в одну ячейку код Б, а процессор 2 декрементирует его. В другую ячейку процессор 2 записывает код N а процессор 1 декрементирует его.

Если декрементирующий процессор обнаруживает, что после декрементации в ячейке нулевой код, т.е. сосед1 ний процессор не записал в эту ячейку код N по причине бстанова, то работающий процессор записывает последовательно "1" или "0" в третий раз10

Кроме того, механизм перезапуска соседнего процессора и самого себя используется в случае обнаружения ошибок в результатах вычислений соседнего процессора или .в самом процессоре.

Формула изобретения

Составитель Г. Смирнова

Редактор Л. Пчолинская Техред М.Дидык! Корректор М. Кучерявая

Заказ 274 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 т

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

5 !55052 ряд КВВ, по выходному сигналу с которого через элемент ИЛИ !5 или !6 происходит перезапуск остановившегося соседнего процессора.

Время остановки процессоров в случае отказа аппаратной части схемы контроля составляет не более N ° t.

Параметры N u t являются программнонастраиваемыми.

Устройство взаимного перезапуска абонентов, содержащее первый и второй таймеры, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет осуществления контроля 25 работы абонентов, в него введены с первого по четвертый элементы.ИЛИ, с первого по четвертый триггеры, причем входы первого и второго таймеров соединены с входами установки в 30 первого и второго триггеров и являются соответственно выходами прерывания первого и второго абонентов устройства, входы сброса первого и второго триггеров соединены соответственно с входами сброса третьего и;етвертого триггеров и с выходами первого и второго элементов ИЛИ, первые входы которых являются соответственно входами установки в. нулевое состояние первого и второго абонентов устройства, входы "Пуск" первого и pòîðoão абонентов которого являются соответс."венно выходами третьего и четвертого элементов ИЛИ, первые входы которых соединены соответственно с выходами третьего и четвертого триггеров, входы установки в "!" которых соединены соответственно с выходами первого и второго триггеров, входы первого разряда канала ввода-вывода первого и второго абонентов устройства, являют ся соответственно вторыми входами первого и второго элементов ИЛИ, входы второго разряда канала ввода-вывода перъого и второго абонентов устройства являются соответственно вторыми входами третьего и четвертого элементов WIN, входы третьего разряда канала ввода-вывода первого и второго абонентов устройства являются соответственно третьими входами.четвертого и третьего элементов ИЛИ.