Запоминающее устройство
Изобретение относится к запоминающим устройствам и может быть использовано для создания систем оперативной памяти вычислительных устройств для решения информационно-логических задач. Цель изобретения - повышение быстродействия и раширение области применения за счет многоформатного доступа. Устройство содержит адресные 1, управляющие 2, 3, информационные 4 входы, информационные 5 выходы, управляющие входы 6, одноразрядные накопители 7, элементы НЕРАВНОЗНАЧНОСТЬ 8, распределитель 10 информационных сигналов, группу 11 управляющих коммутаторов, инверторы 12, преобразователь кодов 13, группу 14 адресных коммутаторов, операционный коммутатор 15. 1 з.п. ф-лы, 3 ил. 1 табл.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А BTOPCHQIVIY СВИДЕТЕЛЬСТВУ
4y) ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4338523/24-24 (22) 03.12.87 (46) 23.03. 90. Бюл. Р 11 (71) Институт кибернетики им, В.N.Глушкова (72) Ю.А,Сабельников и Е.Н.Дубровский (53) 681.327.6(088.8) (56) Электроника, 1973, 9 7, с. 45, Авторское свидетельство СССР
ll 928408, кл. G 11 С 11/00, 1982, (54) ЗАП021ИНАЮ!ЦЕЕ УСТРОЙСТВО (57) Изобретение относится к запоминающим устройствам и может быть использовано для создания систем оперативной памяти вычислительных устФ 1„(tkt
tkt tt
„„Я0„„1552229 А 1 (51) 5 G l ) C I l /00 ройств для решения информационно-логических задач. Цель изобретения повышение быстродействия и расширение области применения за счет многоформатного доступа, Устройство содержит адресные l, управляющие 2, 3, информационные 4 входы, информационные выходы 5, управляющие входы 6, одноразрядные накопители 7, элементы НЕРАВНОЗНАЧНОСТЬ 8, распределитель 10 информационных сигналов, группу 11 упI равляющих коммутаторов, инверторы
12, преобразователь кодой 13, группу
14 адресных коммутаторов, операционный коммутатор 15, 1 з.п. ф-лы, 3 ил.
1 табл.
1552229
1о (k+ 1 ) 1, если 1og< (k+1 ) — Uелое wHc o;
e =entIlcg (k+()) — если log (k+() — ие целое числа.
Изобретение относится к запоминающим устройствам и может быть использовано для создания систем оперативной памяти вычислительных устройств для решения информационно-логических задач.
Цель изобретения — повышение быстродействия и расширение области применения за счет многоформатного доступа, На фиг.1 приведена функциональная схема устройства; на фиг.2 - функциональная схема распределителя информационных сигналов; на фиг.3 .функциональная .схема преобразоватепя кодов.
Ф
Устройство содержит (фиг. 1) одно- 25 рАзрядные накопители 7, 7,, ..., 7)1,, элементы НЕРАВНОЗНАЧНОСТЬ группы 8, коммутатор 9, распределитель 10 информационных сигналов, группу 11 управляющих коммутаторов, инверторы
12, преобразователь 13 кодов, группу 14 адресных коммутаторов и операционный коммутатор 15.
Распределитель 10 информационных сигналов (фиг.2) содержит выходы 16, управляющие 17 и информационные 18 входы и коммутаторы 19. Преобразователь кодов (фиг.3) содержит элементы
И-НЕ 20, в )(ходы.21, входы 22 и дешифратор 23.
Приведенная таблица отражает физическое расположение информационных
o o о
ClIOB А„, Аев ееев A(g в Арв Аеpевев
< в е ° ° еА е А1 в е ° ве (в в 16 . одноразрядных накопителях 7„7, ° ° °,7 45 где в каждом накопителе показаны первые 16 ячеек, далее идет повторение с периодом в 16 ячеек.
Устройство работает следующим образом.
Возможны 2(k+1) режимов работы предложенного устройства: k+1 режимов записи различных форматов входной информации и k+I режимов чтения.
Возможные форматы определяются значением k и представляются в виде элементарных матриц размерностью к-i
2 х2 элементов, где i принимает целые значения от 0 до k и различным
В таблице приведен пример записи информации в 16 одноразрядных накопителей. одинаковой емкости 16 бит в каждом.
На фиг.1 обозначены адресные входы 1, 1,, ..., 1„, для подачи младших разрядов адреса (где k —число младших разрядов адреса), другие адресные входы 1„, 1„,,,..., 1 предназначенные для подачи старших разрядов адреса (m+1 — количество разрядов адреса), управляющие входы
2 и 3, информационные входы 4, 4.. . 4„,, информационные выходы к
5, 5<, ..., 5„, (n= 2 ) идругие управляющие входы 6, 6, ..., 6, () в определяющие тип формата, где! соответствуют различные типы форматов. Режимы отличаются друг от друга лишь комбинациями управляющих сигналов на входах 3, определяющих, чтение или запись информации следует произвести, и на входах 6, 6,, ..., 6 — определяющих тип формата. Поэтому для уяснения принципа работы устройства достаточно рассмотреть чтение, запись каких-либо двух форматов для конкретного
Входную информацию представляют в виде таблицы, в тп-й строке которой расположено и-разрядное инфорN N tY1 мационное слово А, А,, ..., А „, .
О е
Таким образом, столбцы таблицы составляют одноименные разряды слов.
Представив эту таблицу как последовательность квадратных матриц размерностью и х п, можно рассмотреть расположение в запоминающем устройстве лишь одной квадратной матрицы и х и с последующим периодическим повторением через и строк такого расположения для следующих квадратных матриц.
Вводят координаты элемента (где элементом является определенный разряд,бит, определенного информационного слова) в квадратной матрице и х n: х — номер строки (слова); х, - номер столбца (разряда), при этом 0 х,, х и-1. Для того, чтобы иметь воэможность многоформатного доступа к фрагментам информа1552229
О} { = 0}192уеовр15}
С:Р ю < — 7, L" = 7 перестановка
Цри
CO с:э
{f
=), т при записи
А А< А<4 А< < 6
<4. <4 < . 14
А4 А А А-, А А А А
z < o
,4 {4 <4 14
{I А А A
- -« А{ { 16.
{4 {1- <4 1+
А1z A„A„Aq Ав у
"9 9 {о
14 {4 <4
5А <4 А { } перестановка при чтении:
I .<4 <4 4 <4 14 <4 <4 „14 4, <4,!4 „{4 14 <„1,,; А<+
o < 2. Э 4 6 6 7*s .,o <; A A A<+A< A" A" A Х J< Z А"" "А" < 6 4 4 з z 1-o --, 6=6 4 Aq - *„ ции в виде элемептарньг матриц раз, К-< мерностью 2 х 2, состоящих из и элементов, за 1 цикл работы устройства с полным покрытием без пересе5 чений исходной таб IHI!bi этими фрагментами определгчного формата, координаты элемента при оасположении в за{поминающем устройстве должны преоб.{разовываться по следующему закону: 1<} х,=х®х„; 1 C) 1 z I х — х, где < о знач ает оп ерацию двоичной инверсии; I 1 { х — номер ячейки накопителя; х{ — номер накопителя, в который < будет записан элемент,бит) с координатами х, х < Э Злементь< внутри элементарной матрицы нумеруются слев". направо и сверху вниз, Элементарные матрицы внутри квадратной матрицы и х п нумеруются так же слева направо и сверху вниз от 0 до 2 .-1.Соответственно логический адрес элементарной ма рицы внутри таблицы указывается двумя кодами, определяющими номер квадратной MGTpHII„".! 11 х Il> в которой рас){oJ!0 жена данная элементарная матрица (код 1, ), и номер элементарной матрицы в данной квадратной матрице (код L"). причем младшие k разрядов физического адреса., поступающие HB. входы 1, 1 ..., 1„,, и являются номером элементарной матрицы (L" ) в квадратной ма.трице п х и, а код L равен коду старших разрядов адреса на входах 1 1„, устройства. Распределитель 10 осуществляет перестановку элементов (битов) эле40 } С} При i = 1, j =- j элементарная матрица выглядит следующим образом: A А А А A A< А о 1 2 > 4 {} 6 < <6 1} А< 5 А<5 А<5 А<5 < 16 {} 1 3 4 6 6. А ° А А4А«АЧА" А<4 А 4 о < а 3 4 перестановке при записи: ментарной магрины при записи или обрат. ую перестановку {при чтении. При подаче на его управляющие põîäû ,;ода перстаноьки, который получается в резуг;ьтате определенного преобраV зования над L в зависимости от упРЯЗЛЯЮ<ЦИХ CHI Íà 2 х2 с:-}гнал = ;. входа 3 определяющего чтение, запись, Таким образом, элемент (;:и r) на его jÄ: -й выход (т, е. на g-è накопитель) поступает с ({. Q> 1 )-го гхода при записи где означает операцию двоичной инверсии первых старших разрядов. и элемент (бит) на его 1-й выход поС: ступает с (ь Д j }-го (т.е, с 1О, С} {,L И j ) -го накопителя) входа при чтении, где . i означает операцию двоичной инверсии первых i младших разрядов. Например, для 16-разрядного блока перестановки битов (элементов). где k=-4 при L" = i!10(14), L"=0111(7),{ 1 з {! а Е, определяется i для i = 0.1 01! 1(7), для }. =2 L = 1011 (11), С:9 { для = 3, L = 1101(3), длл 1. = 4, с:т L" = 110(14) .. Таким образом получаются следующие перестанов}ки. 11осле нумерации внутри элементарной мат;.ипь; элементов слева направо и сверху вниз получается следующая последовательно:ть,. которая подается на распределитель информационных с;гналов: <6 16 {5 < .} 1} <6 .-", 14 д о А< А; Л; А, А А. А-. 1552229 перестановке при чтении: А 5 А<5 А 5 А<5 А 5 А<5 А 5 А о < г 3 4 5 В А<2 А<2 А«г А<2 А«3 А<3 А<3 А А(4 А<4 А 4 А<4 А<5 А 5 A 5А "5 8 9 <о <(В 9 (о « <2 8 9 1о перестановка при записи: <3 А<3 „<3 A3 А«.,5AèA<5 Aé А<2 Аа А<1А<4 А<4 «4 (4 «<О Ч Е < <Þ Ч 8 «<0 9 Е («О Ф Э перестановка при чтении: Аа А<2 А<2 А Aö А<3 А 3 A 3 А<4 А14 А<4 А14 А(5 А15 А<5 <5 8 9 <о «8 9 <О «е 9 <о « Я 9 А<2 А<3 в в А <2 А<3 Ч Ч «<о А,2 А, 8 Е 9 9 <О <0 «<(<2 <2 <3 (3 14 (4 <5 <5 A «A 3 А(г А,3 А,г А 13 А <2 А <> А,г А 3 А<> <3 А <2 А «3 А,г A <» перестановка при записи; ((« 15 <5 9 9 <3 <3 <0 «О <4 (4 8 Ь <г <2 A <3 A <2 <2 <3 (3 <4 «4 А< А<3 А<2 А,3 А<2 А,3 А А, «5 А<4 После нумерации о А<4 А,4 0 < 2 3 + 5 6 2 8 Ч <о 11 <2 13 14 А<В А<4 А„4А<4А (4А, A<4A(4A<4A«4 А<4 А<4 A(4 А<4А<4А<4 А«. перестановка при записи: 7 <5 3 « 5 (3 < 9 4 <4 2 (4 1« .2 О 9 А <4 А <4 А <4 А<4 А 4 А,4 À (4 À (4 À <4 À<4 А 14 А <4 А,4 А (4 А,4 А <4, перестановка при чтении: (г 3 4 5 ь < е 9 10 « 12 <3 14 <5 А А(А А4 А< А,4А 4А 4А<4А 4А 4А4А<4А<+А< А„4. A A4A A A A o (г 3 4 5 ь, При i = 2э .j = Оэ) э2ф ° °,15 = 0,1,2,3,8,9,10,11,4,5,6,7,12, l3,14,l5 элементарная матрица выглядит следующим образом: А<2 А" А<2 А" 9 <о « СД При.i = 3, j 0,1,2,3,4,5,6,7, 8,9,!0,11,12,13,13,15 элементарная матрица A А Ач АЧ А А А(<2 <3 <2 «3 <2 <3 <2 <3 4 <.» При i v 4, j = О, 8, 4, 1 2, 2, 1 0, 6, 1 4, 1, 9, 5, 1 3, 3, 1 1 7, 1 5 элементарная матрица Рассмотрим работу устройства в двух режимах для 1 = 4. Первый режим. Запись элементарной матрицы 23 х2 с адресом 1. 14(1110), Т. = 0(000...0): А<3 А <3 А«3 8 Ч <ь « А4 А А А 8 9 А<5 А<5 А<5 8 9 <о 1< После нумерации А А« <2 <3 АЯ А<2 А" А а <3. A«4 Л,Р После нумерации А".А14 А14 А(Ф А<4 А<4 А<4 А<+ о 1 . 2 J 4 5 6 7 А(8 А(5 А <5 А 5 А 5 A <5 А15 А15 о < 2 3 4. 5 В В Код на управляющих входах бг, 6» и 6 равен (001), На адресные входы 1552229 1 и ) поступает код (11 i n), на адресные входы 1„. ..,, 1 „-о„ (0909 *,О), На инФормационные входы 4 4 о» < 9 ° ..»4< поступает информационное слово A <4A< А<"»1 А<4»14»" »(4»1» «5 <9 (5 15 (е 15 <5 ь < а Ъ 4 5 6 9 о 1 2АЭ»4А5»„»1 которое по сигналу на входе 3 "Запись" через коммутатор 9 поступает на рас--. пределитель )О. Распределитель 10 под воздействием кода, поступившего на его управляющие входы с управляющих коммутаторов группы 1) производит перестановку элемен«ов информационно 0 слова: »14 А(4 А (4 А»+ А " » «4 А «" "< «" 9 6,» 1 3 2 А «5,<,Х, «5 »1" ««»» «» «У 7 ь 5 4 5 2 < <9 А" 12 «Э А(4 13 «5 «5 ,Л <2 <Э Код на управляющих входах 6 6 Я 9 и 6«ранен (011) . На адресные входы 1 » 12 9 1< и ) поступает код (1)10}, на адреснь<е входы )„,,..., ) 4 — код (0,0, —. ..,О). Преобразователь 13 кодов выдает код 0111» который поступае-. на входы элементов НЕРАВНОЗНАЧНОСТЬ 8Э» 8, 8< и 8, va другие входы которых с выходов адресных коммутаторов группы )4 поступает код 1011, В результате на адресные входы первой и второй групп адресных входов одноразрядных накопителей 7 поступают следующие коды: Накопитель Код 0 ) 10i ) (11) l1ii(i5) 4,5 1001(9) 6,7 )iO)(13) 8,9 1010(10) 10,)l 11)0()4) 12,13 )000(8) 14,15 1100(12) Iio сигналам "Чтение на входе 3 и"Выбор кристалла" на входе 2 элементы с определенными адресами поступают на выходы соответствующих накопителей и проходя через коммутатор 9, образуют на входе распределителя 1С информационное слово Каждый элемент по сигналам на входах 2 и 3 записывается по определенному адресу, который реализуется следующим образом. Преобразователь 13 кодов выдает код 0001, который поступает на входы элементов НЕРАВНОЗНАЧНОСТЬ 8„ 8z, 8„ и Ве, на другие входы которых с вы)5 ходов адресных коммутаторов группы 14 поступает сигнал 1110. Согласно соединению выходов адресных коммутаторов группы 14 и выходов элементов НЕРАВНОЗНАЧНОСТЬ группы 8 с адресными входами одноразрядных накопителей 7 на адресные входы первой и второй групп адресных входов одноразрядных накопителей 7 поступают коды, причем на накопители с 0-го по 7-й — равные 1110(14); с 8-ro по .15-й — равные 1111(15). Это те адреса, по которым элементы информационного слова записываются в соответствующие накопители 7 (таблица). 35 Второй матрицы 2 L = 0(00,. режим. Чтение элементарной х2 с адресом L =14(111,0}, ° °,0): в е А, А, 9 9 А, А, А(<«»< «z (Э А А <г А" А" (2 1Л А«» <6 А А ) А А ". А«»1е »1«« . < » <4 А<< А- А« 2, 12 Ц <2- (g (2 (q Ч- () <2 «» Распределитель 10 под воздействи- торов группы 1) производит переста50 9 ем кода, поступившего на его управ- новку элемен-.ов 1<нформационного слоляющие входы. с управляющих коммута- BB . А» А« А9 »9 А 1< А«< А(А« А<2 А < А 3 А< 1(<2 (1 <2 <Э <2 (Э <2 1Ъ 12 Л 12 <9 «2 «Э" «2 Ъ 9 которые появятся на информационных 55 входы обрашения которых объединены выходах 5»... » 5<4 и являются входом об".,;- ùåíèÿ устройф о р м у л а и з о б р е т е н и я ства, адресные входы третьей группы 1. Запоминающее устройство, со- одноразрядных í"".êîï<(òåëeé объединены держащее одноразрядные накопители, и являются адресными входами второй 1552229 12 группы устройства, коммутатор, информационные входы первой группы кото.рого соединены с соответствующими выходами одноразрядных накопителей, информационные входы второй группы коммутатора являются информационными вхоДами у-стройства, входы записичтения одноразрядных накопителей соединены с управляющим входом комму татора и являются входом записи-чте" ния устройства, распределитель информационных сигналов, входы которого соединены с соответствующими выходами коммутатора, выходы распределителя информационных сигналов соединены с соответствующими информационпь.ми вхо " дами одноразрядных накопителей и являются информационными выходами устройства, о т л и ч а ю щ е е с. я тем, что, с целью повышения быстро" действия и расширения области применения устройства за счет многоформатного доступа, в него введены группа адресных коммутаторов, преобразователь кодов, группа инверторов, операционный коммутатор, группа управ-= ляющих коммутаторов и группа элемен-. тов НЕРАВНОЗНАЧНОСТЬ, выходы которых соединены с адресными входами второй группы одноразрядных накопителей, информационные входы первой группы операционного коммутатора являются адресными входами первой группы устройства, управляющий вход операцион." ного коммутатора соединен с входом записи-чтения устройства, информационные входы группы адресных коммутаторов являются соответствующими адресными входами первой группы устройства, выходы адресных коммутаторов соединены с адресными входами первой группы одноразрядных накопителей, входами первой группы элементов НЕРАВНОЗНАЧНОСТЬ группы, входы второй группы которых соединень| с выходами преобразователя кодов, входы 5 которого соединены с управляющими входами адресных и управляющих коммутаторов группы и являются входами группы задания режима устройства, 1п выходы управляющих коммутаторов группы соединены с соответствуюьтими входами группы распределителя информационных сигналов, выходы адресных коммутаторов группы соединены с информационными входами второй. группы операционного коммутатора, выходь: которого соединены с соответствующими входами инверторов группы и с информационными входами первой группы 2р управляющих коммутаторов группы, информационные входы второй группы ко-, торых соединены с входами инверторов Группы. 2, Устройство по п.1, о т л и ч а ю щ е е с я тем,. что распределитель информационных сигналов содержит две группы коммутаторов> управляющие входы j-го коммутатора первой, к- группы (0 w j 2 -1,, где k — количество младших разрядов адреса) соединены с управляющими входами "„(2к -1)-j$-го коммутатора второй группы и являются управляющими вхо.дами распределителя,. -Й информационный вход распределителя соединен с i- è информационным входом коммутатора первой группы и с ((2 -1)-j)-и информационным входом коммутаторов второй группы (О 1. 2. -1), выходы коммутаторов являются информационными выходами распред:-.лителя информационных сигналов„ 17
5522?9 7 7„ 7 о Ао о А, о А 11 о 1о о с Л А, А,„ A, А А р 15 3 А3 А9 А(4 А13 ТА с Я а 4 -1 74 А<4 Ао А4 Аа А (А "(. ) Ат 1 (5 А9 А,5 t(5 A(о & j ь А<о ь Аь ь А. А2 T А<о А ч А(2 (А, В Аг А, е А А о А,З <о А9 А A o) <О (A1+ 5,11 о AIo ч А(о 411 - о (1 А<3 « А(2! 1 А, 11 А(4 12 (2 1 (2 Aî A Аг <2 А С7 С <4 12 12 А<2 13 А 4 А <3 (о 7.3 А3 (3 А, !3 (3 А",,. А j4. t! ! 14 А 1 14 4 (4 А ь о! А А (3 A 5 14! 2 ! А72 с 3 (4! !с(Я ! ! Л :" А- А А А5 Ч А 7а 1552229 Составитель Ю,Сычев Техред И.Ходанич Корректор Э.Лончакова Редактор О,Юрковецкая Заказ 333 Тираж 484 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", r ° Ужгород, ул. Гагарина, 101
