Устройство для сопряжения процессора с многоблочной памятью

 

Изобретение относится к вычислительной технике и может быть использовано для увеличения объема памяти при построении вычислительных систем на базе микроЭВМ. Целью изобретения является сокращение аппаратурных затрат устройства при создании многоблочной памяти процессора. Поставленная цель достигается тем, что в устройство, содержащее коммутатор адреса, дешифратор адреса, регистр номера массива, канальный передатчик, канальный приемник, первый и второй канальные приемопередатчики, введены счетчик адреса и одновибратор. 5 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (11) (5 1 ) 5 С О 6 F 1 3 / 1 6.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4444571/24-24 (22) 20.06.88 (46) 15.04.90. Бюл, Ь"- 14 (72) А. 9). 0!итиков, Р>. Г. Федорин и П.А.Бабкин (53) 681.326.7 (088.8) (56) Авторское свидетельство СССР

0- 951315, кл. G 06 F 13/06, 1981.

Авторское свидетельство СССР .N - 1236493, кл. G 06 F 13/16, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯ).ЖНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПЫЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть испольИзобретение относится к вычислительной технике и может быть использовано для увеличения объема памяти при построении вычислительных систем на базе микроЭВМ.

Целью изобретения является сокращение аппаратурных затрат устройства, необходимых для создания многоблочной памяти большой емкости.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2структура комплекса, использующего устройство. на фиг.3 и 4 — временные

t диаграммы работы устройства в циклах записю и считывания; на фиг.5 — пример функциональной схемы дешифратора адреса.

Устройство 1 (фиг.1) содержит дешифратор 2 адреса, регистр 3 номера массива, канальный передатчик 4, канальный приемник 5, первый и второй канальные приемопередатчики 6 и 7, счетчик 8 адреса, коммутатор 9 адреЪ

; зовано для увеличения объема памяти при построении вычислительных систем на базе микроЭВМ, Целью изобретения является сокращение аппаратурных затрат устройства при создании многоблочной памяти процессора. Поставленная цель достигается тем, что в усT ройство, содержащее коммутатор адреса, дешифратор адреса, регистр номера массива, канальный передатчик, канальный приемник, первый и второй канальные приемопередатчики, введены счетчик адреса и одновибратор. 5 ил., 1 табл. са, одновибратор 10, первый выход 11, дешифратора 2 адреса, выход 12 ка,нального приемопередатчика 6, второй выход 13 дешифратора 2 адреса, выход

14 канального приемопередатчика 7, третий и четвертый выходы 15 и 16 дешифратора 2 адреса, выходы 17, 18 и 19 канального приемника 5, выход

20 регистра 3 номера массива, .информационные входы-выходы 21 устройства

1, входы 22, 23 и 24 сигналов синхронизации адреса, считывания и записи группы входов канального приемника 5 информационные входы-выходы 25 второго канального приемопередатчика 7, выходы 26 счетчика 8 адреса, выходы

2? коммутатора 9 адреса, седьмой выход 28 дешифратора 2 адреса, выход 29 одновибратора 10, пятый и шестой выходы 30 и 31 дешифратора адреса, вход.

32 сброса устройства 1, магистраль 33 процессора и магистраль 34 многоблоч- ной памяти процессора.

1557568

Входы узла 39

Выходы узла 39

23 24 41 42 43 11 13 15 16 30 31

+ — +

П р и м е ч а н и е. е

Устройство 1 сопряжения предназначено для сопряжения процессора с многоблочной памятью (фиг.2), содержащей блоки 35 памяти, состоящие из узлов (банков) 36 памяти.

Дешифратор 2 адреса (фиг.5) состоит из регистра 37 адреса, дешифратора

38 и узла 39 постоянной.паи%ти. В ре-. гистре 37 адреса происходит стробирование адреса, подаваемого на устройство 1. Дешифратор 38 предназначен

На временных диаграммах (фиг. 3 и 4) работы устройства в циклах запи и и считывания приняты обозначения: а — сигналы на линиях адреса-данных магистрали процессора. б — сигнал синхроимпульса адреса OFh на магистрали процессора; в — сигнал считывания ДЧТ на магистрали процессора; г— сигнал записи ДЗП на магистрали процессора; д — сигнал на выходе запуска дешифратора 2 адреса; е — сигнал на выходе одновибратора 10; ж — сигналы на линиях адреса-данных магистрали . многоблочной памяти; э — сигнал синхронизации адреса на магистрали многоблочной памяти; и — сигнал записи ДЗП иа магистрали многоблочной памяти; к — сигнал считывания ДЧТ на магистрали многоблочной памяти; л,м — сигналы на первом и втором выходах дешифратора 2 адреса.

Устройство 1 работает следующим образом, Все адресное пространство магистрали 34 многоблочной памяти разбито на сегменты, которые могут быть произвольного размера. Каждому сегменту ставится в соответствие один блок 35 памяти, Объем каждого блока 35 намятн разбит на равные части — банки 36 па- мяти, причем объем каждого банка 36 памяти равен объему сегмента. Сегмент памяти является пространством, через которое. блок 35 памяти доступен для для дешифрации адреса, подаваемого на устройство 1. При поступлении на входы дешифратора 38 сигналов с выхо5 дов 40 регистра 37 адреса на соответствующих выходах 41, 42 и 43 дешифратора 38 появляются сигналы выбора регистров адреса, состояний и данных при совпадении адреса с адресами этих регистров. Узел 39 выполняет функцию конъюнкции между входными сигналами в соответствии с таблицей, (+) - наличие сигнала; (-) — отсутствие сигнала.

I устройства 1, причем выбор ячейки памяти внутри блока 35 памяти осуществляется с помощью младших разрядов адреса, подаваемого на блоки 35 памя30, ти с входов-выходов 25, образующих двунаправленные линии адреса-данных магистрали 34 многоблочной памяти, Выбор требуемого банка 36 памяти осуществляется с помощью старших разрядов адреса, подаваемых на блоки 35 памяти с выходов 20 старших разрядов адреса. В адресном пространстве магистрали 33 процессора устройство 1 занимает три адреса: регистр, . данных

40 (РД); регистр адреса,(РА); регистр состояний (РС), с помощью которых осуществляется обмен данными между процессором и многоблочной памятью, причем РД предназначен для обмена

45 данными между процессором и многоблочной памятью, PA — для задания начального адреса считываемого массива данных в блоках 35 памяти, à PC— для задания старших разрядов адреса магистрали 34 многоблочной памяти, Устройство 1 осуществляет замену адреса РД на текущий адрес магистрали

34 многоблочной памяти при его трансляции на блоки 35 памяти в циклах

55 записи и считывания процессора по ад ресу РД.

При включении питания системы процессор устанавливает сигнал сброса

УСТ, который по входу 32 сбрасывает

5 155 регистр 3 номера массива и счетчик 8 адреса, при этом для процессора становится доступен нулевой банк 36 памяти нулевого блока 35 памяти с нулевого адреса. Если необходимо произвести обращение к многоблочной памяти с произвольного адреса, с помощью PA и РС задаются соответственно начальный адрес считываемого массива данных из соответствующего блока 35 памяти и старшие разряды адреса, с помощью которых выбирается соответствующий банк 36 памяти этого блока 35 памяти.

Занесение информации в регистр адреса и регистр состояний осуществляется следующим образом, Процессор устанавливает на первых информационных входах-выходах 21 устройства 1 сопряжения адрес PA или РС, который через первый канальный приемопередатчик 6 поступает на дешифратор 2 адреса, далее процессор устанавливает сигнал синхронизации адреса ОБЕ на входе 22 сигнала синхронизации адреса устройства, по фронту которого адрес стробируется в дешифраторе 2 адреса, Далее процессор устанавливает на входахвыходах 21 данные: начальный адрес в соответствующем блоке 35 памяти при записи в PA или старшие разряды адреса при записи в РС. Эти данные через первый канальный приемопередатчик 6 поступают на информационные входы счетчика 8 адреса и регистра 3 номера массива. Далее процессор устанавливает на входе 24 записи команду записи

ДЗП, которая поступает на вход записи дешифратора 2 адреса, и в случае обращения к FA или РС соответственно на выходах 30 и 16 дешифратора 2 адреса появляются сигналы записи в счетчик 8 адреса или регистр 3 номера массива, по фронту этих сигналов данные записываются соответственно в счетчик 8 адреса или регистр 3 номера массива.

Далее процессор заканчивает цикл обращения к устройству 1, снимая сигнал

0SY.

Запись в ячейку памяти блока 35 памяти осуществляется следующим образом.

В исходном состоянии первый канальный приемопередатчик 6 включен на прием сигналов с входов-выходов 21 устройства 1 иа выходы 12, второй канальный приемопередатчик 7 включен на передачу данных с информационных входов 27 на входы-выходы 25, а ком7568 мутатор 9 адреса включен на трансляцию данных с выходов 12 первого канального приемопередатчика 6 на вы5 ходи ?7. В начале цикла записи адрес

РД поступает на вход дешифратора 2 адреса„ дешиф ируется им как адрес

РД и на выходе 28 появляется сигнал запуска одновибратора 10, по фронту которого он запускается и сигналом со своего выхода 29 переключает коммутатор 9 адреса на трансляцию адреса с выхода 26 счетчика 8 адреса на информационные входы второго канального

7 приемопередатчика, через который адрес поступает в магистраль 34 многоблочной памяти. Далее адрес поступает в блоки 35 памяти, а процессор устанавливает сигнал синхронизации адреса

20 ОБИ, которий через канальный приемник

5 поступает в магистраль 34 многоблочной памяти, По фронту сигнала ОБК происходит стробирование адреса РД в дешифраторе 2 адреса и стробирова25 ние текущего адреса в многоблочной памяти, после этого одновибратор 10 заканчивает формирование импульса на своем выходе 29 и происходит переключение, коммутатора 9 адреса в исходное состояние. Длительность импульса на выходе 29 одновибратора 10 выбирается равной времени удержания адреса процессором на линиях адреса-данных магистрали 33 процессора в циклах обра35 щения к каналу. Далее процессор устанавливает данные, записываемые в память, на входах-выходах 21 устройства. Эти данные через первый канальный приемогередатчик 6, коммутатор 9 ад4 реса, второй канальный приемопередатчик 7 транслируются в магистраль 34 многоблочной памяти и поступают в блоки 35 памяти, Далее процессор устанавливает сигнал записи ДЗП, который поступает на вход дешифратора 2 адреса и через канальный приемник 5 в магистраль 34 многоблочной памяти; при этом на выходе 31 дешифратора 2 адреса появляется сигнал счета, а в одном из блоков 36 памяти происходит запись данных в ячейку памяти, соответствующую текущему адресу, Далее процессор снимает сигнал ДЗП, при этом в банке 36 памяти заканчивается запись данных, а на выходе 31 дешиф ратора 2 адреса снимается сигнал счета, по срезу которого происходит изменение содержимого счетчика 8 адреса на единицу, т.е. устройство 1 подго1557568 о тавливается к следующему циклу записи или считывания, процессор же заканчивает текущий цикл записи, снимая сигнал ОБИ. Временная диаграмма напряжений в режиме записи приведена на фиг.3.

Считывание данных из многоблочной памяти происходит следующи% образом..

В адресной части цикла считывания 1р работа происходит аналогично циклу записи, далее процессор устанавливает сигнал считывания ДЧТ на магистрали 33 процессора, который поступает на вход .считывания дешифратора 2 адреса и через канальный приемник 5 передается в магистраль 34 многоблочной памяти. При этом в устройстве .1 на выходах 11 и 13 появляются сигналы управления, переключающие первый и второй канальные приемопередатчики 6 и 7 на трансляцию данных из магистрали 34 многоблочной памяти на магистраль 33 процессора, на выходе 31 дешифратора 2 адреса появляется сиг- 25 нал счета, в это время из выбранного банка 36 памяти из ячейки памяти, соответствующей текущему адресу,.происходит считывание данных, которые. из магистрали 34 многоблочной памяти 3р транслируются в магистраль 33 процес сора, который считывает эти данные и заканчивает цикл считывания, снимая сигналы ДЧТ и ОБК, при этом в устройстве 1 происходит переключение первого и второго приемопередатчиков в исходное состояние, а срезом сигнала счета происходит изменение текущего адреса в счетчике 8 адреса на единицу.

Формула изобретения

Устройство для сопряжения процессора с многоблочной памятью, содержащее коммутатор адреса, канальный приемник, группы входов и выходов которого являются соответствующими группами входбв и выходов устройства для подключения к синхронизирующим шинам магистралей процессора и многоблочнои 5О

1 памяти, два канальных приемопередат- . чика, входы-выходы которых являются соответствующими входами-выходами устройства для подключения к информационным шинам магистралей процессора и многоблочной памяти, а управляющие входы — соответственно к первому и второму выходам дешифратора адреса, группа синхронизирующих входов которого соединена с группой входов устройства для подключения к синхронизирующим шинам магистрали процессора, а третий выход соединен с разрешающим входом канального передатчика, выход которого соединен с входом-выходом устройства для подключения к информационным шинам процессора, регистр номера массива, вход записи которого соединен с четвертым выходом дешифратора адреса, а выход соединен с ин-» формационным входом канального передатчика и является выходом устройства для подключения к шине адреса многоблочной памяти, причем выход второго канального приемопередатчика соединен с информационным входам первого канального приемопередатчика, выход которого соединен с информационными входами дешифратора адреса и регистра номера массива, о т л и ч а ю щ е— е с я тем, что, с целью сокращения аппаратурных затрат, в него введены счетчик адреса и одновибратор, причем выход первого канального приемопередатчика соединен с информационным входом счетчика адреса и первым информационным входом коммутатора адреса, выход и второй информационный вход которого подключены соответственно к информационному входу второго канального приемопередатчика и выходу счетчика адреса, входы записи и счета которого соединены соответственно с пятым и шестым выходами дешифратора адреса, седьмым выходом подключенного через одновибратор к управляющему входу коммутатора адреса, входы сброса регистра номера массива и счетчика адреса являются входом устройства для подключения к шине сброса процессора.

1557568

Б Я"

Ж

1557568 — сосюоамма Уел,юаиичю

Составитель В.Вертлиб

Редактор A.Ëeæíèíà Техред Л.Олийнык Корректор .Обруар, i

Заказ 718 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5.

Тираж 563

Производственно-издательский. комбинат "Патент", г. Ужгород, ул. Гагарина, 101