Устройство для считывания информации из доменной памяти

 

Изобретение относится к вычислительной .технике и может быть использовано для считывания информации из запоминающих устройств на цилиндрически-х магнитных доменах со смежными рабочими и компенсационными детекторами доменов Цель изобретения - повышение надежности за счет интегрирования считанного сигнала и разностного считывания данных Устройство для считывания информации из доменной печи содержит мостовую схему 1, образованную рабочим 2 и компенсационным 3 детекторами доменов и первым и вторым токозадающими элементами 4 и 5, разделительные элементы 63 7 в виде конденсаторов, блок 8 усилителей считывания , интеграторы 9, 10, компараторы 11-14, элементы ИЛИ 15, 16, триггер 17, источник 18 порогового напряжения и ключи 19-22 питания. Надежность считывания повышается за счет подавления высокочастотных помех интеграторами и реализации разностного считывания в двух соседних циклах вращающегося магнитного поля. 1 ил., 1 табл„ (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТМИЕСНИХ

РЕСПУБЛИК (»SU(»>

А1 щ) С 11 С 11/14

0ПИСАНИК ИЗОВГКтеНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flP ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4374833/24 (22) 02. 02. 88 (46) 15.09.91. Бюл, ¹ 34 (71) Институт кибернетики им . В.М. Глушкова (72) Н.К. Бабенко, А.Д. Бех, Л.Г.. Ткач и В.В. Чернецкий (53) 681.327.6 (088.8) (56) The Bell System Technical Jour, nal, v. 60, ¹,4, April 1981, 494, fig. 4„

Авторское свидетельство СССР № 1485901, кл. G 11 С 11!14, 1988. (54) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРИАЦИИ ИЗ ДОМКННОЙ АМЯТИ (57) Изобретение относится к вычислительной .технике и может быть использовано для считывания информации иэ запоминающих устройств на цилиндрических магнитных доменах со смежными рабочими и компенсационными детектораИзобретение относится к вычислительной технике и может быть использовано для считывания информации из запоминающих устройств на цилиндрических магнитных доменах со счетными рабочим и компенсационным детекторами доменов.

Цель изобретения — повышение надежности устройства эа счет интегрирования считанного сигнала и разностного считывания данных.

На чертеже приведена схема устройства для считывания информации из доменной памяти.

Устройство для считывания информации содержит мостовую схему 1, обра2 ми доменов. Цель изобретения — повышение надежности за счет интегрирования считанного сигнала и разностного считывания данных. Устройство для считывания информации из доменной печи содержит мостовую схему 1, образованную рабочим 2 и компенсационным

3 детекторами доменов и первым и вторым токоэадающими элементами 4 и 5, разделительные элементы 6, 7 в виде конденсаторов, блок 8 усилителей считывания, интеграторы 9, 10, компараторы 11-14, элементы ИЛИ 15 16, триггер 17, источник 18 порогового напряжения и ключи 19-22 питания, Надежность считывания повышается за счет подавления высокочастотных помех интеграторами и реализации разностного считывания в двух соседних циклах вращающегося магнитного поля. 1 ил., 1 табл. зованную рабочим 2 и компенсационным QO

3 детекторами доменов и первым и вто- Я рым токозадающими элементами 4 и 5> 1„ ) первый и второй разделительные .элементы 6 и 7 в виде конденсаторов, блок

8 усилителей считывания, первый и второй интеграторы 9 и 10, первый, второй, третий и четвертый компараторы 11, 12, 13 и 14, первый и второй е элементы ИЛИ 15 и 16, трдтгер 17, источник 18 порогового напряжения, ° юй первый, второй, третий и четвертый ключи 19, 20, 21 и 22 питания.

Блок усилителей считывания содержит резисторы 23 и 24, четыре дифференциальные пары, образованные

1558226 выполняются парами транзисторов 25-26,, - 27-28, 29-30, 31-32, накопительными транзисторами 25-26, 2 7-28, 29-30 и 31-32, ключи 33-36 стробирования, источники 37, 38 тока.

Первый интегратор включает в себя

5 накопительные конденсаторы 39, 40 и дифференциальный усилитель 4 1.

Второй интегратор содержит накопительные конденсаторы 42, 43 и дифференциальный усилитель 44. !О

На чертеже показаны шина 45 нулевого п оте нциала, вывод 46 напряжения питания +E1, вывод 47 напряжения питания -E первый и второй управляющие входы 48 и 49 устройства» пер- 15 вый, второй, третий и четвертый входы 50 и 51, 52 и 53 стробирования устройства, вход 54 сброса устройства и информационный выход 55 устройства.

На чертеже обозначены "+" и "-" 20 соответственно прямой и инверсный входы дифференциальных усилителей и компараторов, а также выходы положительного и отрицательного напряжений источника порогового напряжения; R †25 вход установки в нулевое ("0") и S вход установки в единичное ("1") состояние триггера.

Устройство работает следующим образом.

С помощью мостовой схемы 1 осуществляется преобразование последовательности доменов, поступающей из регистра вывода накопителя доменной. памяти, в последовательность злектрических сигналов. Функционирование уст-35 ройства основано на том, что максимальное значение разности амплитуд двух сигналов "1" или двух сигналов

"0" в двух соседних циклах вращающегося магнитного поля (BMII) меньше минимального значения разности амплитуд сигналов 1 и 0 или "0" и

"1" в соседних циклах ВИП.

Вычитание сигналов с детекторов в двух соседних тактах считывания, являясь основной операцией, обеспечивающей компенсацию помех, предопределяет алгоритм работы устройства.

Пусть а» а, а — информационная

50 последовательность доменов, поступающая на вход мостовой схемы 1 ("единице" соответствует наличие домена, "нулю — отсутствие его) в тактах считывания ТО, Т1, Т2; С, С g — значение сигналов на вьгходах мостовой схемы 1 в тактах Т1, Т2 (Π— отсутствие сигнала, +1 — сигнал положительной полярности, — 1 — сигнал атрицательной полярности); У вЂ” значение сигнала с учетом величйны и полярности в такте Т2, полученного в результа— те вычитания сигналов с детекторов 2, 3 в двух соседних тактах считывания

Т1 и Т2.

В таблице приведены значения сигналов С1, С и У для различных кодовых последовательностей ао а!» а .

Функция С = а — а реализуется в мостовой схеме 1 а функция Y® =

= С к — С выполняется блоком 8 усилителей считывания, интеграторами

9 и 10, компараторами 11-14, элементами ИЛИ 15 и 16. Для получения значения У необходимы операция выборки значений сигналов с детекторов

2, 3, запоминание их на один временной такт и операция аналогового вычитания сигналов. Указанные операции конденсаторами 39, 40 и 42, 43 первого и второго интеграторов.

Перед началом считывания информу,— ции триггера 17 под действием упра ляющего импульса на входе 54 сброса устанавливается в исходное нулевое состояние. Затем осуществляется поочередная со сдвигом во времени на один такт работа двух идентичных каналов, выполняющих выборку значений сигналов .с детекторов 2, 3 в двух соседних тактах ВМП, их вычитание и хранение в течение определенного времени результата вычитания. Первый канал включает в себя две лары транзисторов 25-26, 27-28, два накопитель ных. конденсатора 42» 43» источник 37 тока, ключи 33, 34, 19, 20 и дифференциальный усилитель 44; второй канал пары транзисторов 29-30; 31-32 накопительные конденсаторы 39, 40, источник 38 тока, ключи 35, 36, 21»

22 и дифференциальный усилитель 41.

В исходном состоянии ключи разомкнуты. В начале первого из двух тактов под воздействием управляющего импульса на входе 44 ключи 19 20 питания замыкаются на время, необходимое для заряда накопительных конденсатороь 42, 43 от источника питающего напряжения +Е » (вывод 46) . В момент времени„ соответствующий сигналу с мостовой схемы 1 под воздействием управляющего импульса на входе

50 замыкается ключ 33 стробирования на время длительности полезного

8226

55

155 сигнала., При этом пара транзистора

25-26 благодаря подключению через источник 37 тока к источнику питания -Е„ (вывод 47) включается в режим усилителя и накопительные конденсаторы 42 и 43 разряжаются коллекторными токами этих транзисторов. В результате после завершения действия управляющего импульса на первом входе 50 стробирования на накопительных конденсаторах 42 и 43 устанавливаются напряжения, разносгь которых порпорциональна величине сигнала, поступившего с мостовой схемы 1 на входы транзисторной пары 25-26. Этим закончена выборка и запоминание значения сигнала с детекторов в первом из двух тактов.

Во втором такте в момент времени, соответствующий полезному сигналу, и на время его действия под управле.нием сигнала на втором входе 51 стробирования замыкается ключ 34, включая в режим усиления пару транзисторов 27-28. Сигнал с детекторов, поступая на базы этих транзисторов, вызывает перераспределение их коллектор— ных токов, и этими токами осуществляется повторный разряд накопительных конденсаторов 42 и 43. В результате этих двух процессов разряда на конденсаторах 42 и 43 устанавливаются и хранятся до начала следующего такта напряжения, разность которых пропорциональна разности амплитуд сигналов детекторов в двух соседних тактах °

Второй канал работает аналогично— в двух соседних тактах производится выборка значений сигналов детекторов, их вычитание и хранение на накопителЬ,ных конденсаторах 39 и 40. Выполнение этих операций вторым каналом осуществляется со сдвигом на один. такт по отношению ко времени выполнения тех же операций первым каналом.

После выполнения операций вычитания сигналов в двух соседних тактах под действием управляющих импульсов на входах 52 и 53 сигналы с накопительных конденсаторов 42, 43 и 39, 40 передаются соответственно на усилители 44 и 41. На усилителях 41 и

44 выполняется временная селекция полезных сигналов путем подачи стробирующих импульсов на входы 52 и 53.

Для исключения влияния последующих электрических цепей на работу накопительных конденсаторов усилители

41 и 44 выполняются с большим вход- ным сопротивлением. Каждый из пары компараторов 11-12, 13-! 4 воспринимает входные сигналы только одной полярности. С помощью источников 18 порогового напряжения на компараторах устанавливается требуемый уровень амплитудной дискриминации. Элементом

ИЛИ 15 объединяются положительные сигналы с выходов усилителей 41, 44 и подаются на R-вход триггера 17.

Элементом ИЛИ 16 объединяются отрицательные сигналы с выходов усилителей 41, 44 и подаются на S-входы триггера !7. Выход 55 триггера 17 является выходом устройства и состояния его тождественны входной информационной последовательности доменов. В связи с алгоритмом обработки сигналов с детекторов выходная информационная последовательность задержана на один такт ВМП ло сравнению со входной информационной последовательностью доменов.

Таким образом, использование изобретения позволяет повысить надежность считывания информации из доменной памяти за счет подавления высокочастотных помех интеграторами и реализации раэностного считывания в двух соседних циклах вращающегося магнитного поля.

Формула изобретения

Устройство для считывания информации из доменной памяти, содержащее мостовую схему, образованную смежным рабочим и компенсационным детекторами доменов, первые выводы которых подключены к шине нулевого потенциала, и первым и вторым токозадающими элементами, на входы которых подано напряжение питания, а выходы соединены со вторыми выводами рабочего и компенсационного детекторов доменов, первый и второй разделительные элементы в виде конденсаторов, первые выводы которых подключены соответственно к первому и второму выходам мостовой схемы, первый компаратор, источник порогового напряжения и триггер, причем первый вход первого компаратора подключен к первому выходу источника порогового напряжения, отличающееся тем, что, с целью повышения надежности за счет интегрирования считан1558226

Значения и полярность сигналов на выходах мостовой схемы а а„ а С1=а1-ао С = а - а У< =С -С

ТО Т1 Т2 Т1 Т2 Т2

0 0 О 0

О 0 1 О

0 1 0 +1

0 1 1 +1

+1

О

1 0 0

1 0 1

1 1 0

1 1 1

+1 /

0

О ного сигнала и раэностного считывания данных, в него введены первый и второй интеграторы, второй, третий и четвертый компараторы, два элемента ИЛИ, блок усилителей считывания, первый, второй, третий и четвертый ключи питания, на первые .входы которых подано напряжение питания» вторые входы первого и второго ключей питания подключены к первому управляющему входу устройства, вторые входы третьего и четвертого ключей питания соединены со вторым управляюпщм входом устройства, выходы первого» второго». третьего и четвврФого ключей питания подключены соответственно к первому» второму третьему и четвертому входам блока усилителей считывания, пятый и шестой входы которого -соединены со вторыми выводами первого и второго разделительных элементов, седьмой и восьмой входы блока усилителей считывания соединены соответственно с .первым и вторым входами стробирования устройства, первая и вторая пары выходов блока усилителей считывания подключены соответственно к первому и второму входам первого и второго инте гра торов, тре тьн входы которых являются соответственно третьим и четвертым входами стробирования устройства, выход первого интегратора соединен со вторым и первым входами первого и второго компараторов, а выход второго интегратора подключен ко второму и первому входам третьего и четвертого компараторов, первый выход источника порогового напряжения соединен с первым входом третьего компаратора, выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом первого компаратора, второй выход источника порогового напряжения подключен ко вторым входам второго и четвертого компаратоРов, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ, третий вход которого является входом сброса устройства, выход первого элемента ИЛИ

25 соединен с входом установки триггера в единичное состояние, а выход второго элемента ИЛИ " с входом устал=вки триггера в нулевое состояние, инверсный выход триггера является информационным выходом устройства.