Вычислительное устройство

 

Изобретение относится к вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет выполнения операций деления и извлечения квадратного корня для двоичных чисел. Новым в вычислительном устройстве, содержащем матрицу из (M+N) одноразрядных сумматоров 1, является введение (M+N) преобразователей напряжения 2 и 3 с парафазными выводами и построение каждого из одноразрядных сумматоров на логических элементах с парафазными входами и выходами. Это сделало устройство обратимым, что, в свою очередь, дало возможность расширить его функциональные возможности. 3 ил.

СОЮЗ ССВЕТСНИХ

РЕСПУБЛИК ае аи (я)5 . G О6 P 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ

Ло ИЗОВ КТЕНИЯМ И ОТНРЫтИЯм

ОРИ ГКНТ СССР

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4346799/24-24 (22) 21.12.87 (46) 23.04.90. Бюл. И 15 (71) Всесоюзный научно-исследовательский институт электроэнергетики (72) С.И. Хмельник (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1448350, кл. G 06 F 7/38.

Карцев М.А. Арифметика цифровых машин. М.: Наука, 1969, с. 437--439.

:(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычисли2 тельной технике. Целью изобретения является расширение функциональных возможностей 3а счет выполнения операций деления и извлечения квадратного корня для двоичных чисел. Новым в вычислительном устройстве, содержащем матрицу из (M+N) одноразрядных сумматоров 1, является введение (М+Х) преобразователей напряжения 2 и 3 с парафазными выводами и построение каждо- го из одноразрядных сумматоров на логических элементах с парафазными входами и выходами. Это сделало устройство обратимым, что, s свою очередь, дало возможность расширить его функциональные возможности, 3 ил.

1559339 о „„+с(= V; (7) (8) (9) 0 «КЧ; (g = тпахо „„

Q = mink ; (10) (») (12) (13) с = V — millkv, причем I-I=O.

Если кроме того

V=1, (14) (. max 0„„, м (5) (20) причем

04= (ОФ1) у

p = (0,1) . (21) (22) (6) Ц 1" м

Изобретение относится к вычисли" тельнцй технике.

Целью иЗобретения является расширение функциональных возможностей за счет выполнения операций деления и из" влечения квадратного корня для двоичных чисел.

На фиг. 1 изображена функциональная схема вычислительного устройства; 10 на фиг. 2-. схема одноразрядного сумматора; на фиг. 3 - схема логического элемента.

Вычислительное устройство (фиг. 1) содеРжит матрицу из (N N) одноразряд- 15 ных сумматоров 1, N преобразователей

2,напряжения и М преобразователей 3 напряжения.

Одноразрядный сумматор матрицы (фиг. 2) состоит из десяти элементов 20

И-НЕ 4-13.

Каждый элемент И-НЕ (фиг, 3) содержит преобразователь 14 напряжения, первый 15 и второй 16 резисторы, первую 17 и вторую 18 диодные сборки. 25

Преобразователи напряжения 2, 3 и

14 устройства выполнены с парафазны- ми выводами и описываются уравнениями.30

q+q= V; (1)

I+ I = 0; (2)

0 (3(V; (3)

О ср ч, (4) где g, q - потенциалы íà его первом

35 и втором выводах соответственно;

I,T - токи на его первом и втором выводах соответственно;

V - напряжение, значение кото" рого имитирует логическую

"1".

Сборка 17 положительных потенциа- 45 лов описывается уравнением где ю - потенциалы на ее входах.

Аналогично сборка 18 отрицательных потенциалов описывается уравнением где М,,„ - потенциалы на ее входах.

Если потенциалы д(„„и ес „„на входах логического элемента удовлетворяют условиям

0 07. Vp то из (1) - (6) следует, что

eC;=: (0,1), (15) то формулы (10) - (12) приобретают вид соответственно

V смерч, q= Ло(q ==A, причем ! (7 = 1-Ч, сТ = 1-Ф

Из схемы устройства следует, что каждый элемент И-НЕ своими входами д „„ и сС присоединен к некоторому преобразователю напряжения (отдельному 2-п, 3-m или входящему в состав другого элемента И-НЕ) . Из уравнений (1), (3) и (4) для этого преобразователя следуют уравнения (7) - (9) для элемента И-НЕ. Уравнение (14) выполняется по определению.

Вычислительное устройство работает следующим образом.

8 режиме умножения на первые выводы преобразователей напряжения 2-п. подаются разряды двоичного кода числа а на первые выводы преобразователей напряжения 3-m подаются разряды дво ичного кода числа

В 011 Зри ° Р, Рм

Конкретный вид функций для каждого элемента И-НЕ та ков, что устройство в целом вырабатывает на выходах переноса и суммы двоичные коды чисел

5 155933

Э = О» 9 »3„° ° ° » 3н» »1„; (23)

» O g» »»+ » ° ° ° » U ff » S ° ° » N»9 (4) Df

B +

ff н где 1) .(2

На фиг. 2 приняты следующие обозна10 чения: о - выход суммы; q ..- -выход переноса; р - вход переноса; Ы,P, (первый, второй и третий информационные входы.

Одноразрядный сумматор в целом реализует следующие функции:

If И где, 1) 2 °

D ff D ff.

Величина --- (или ---) является

А В абсолютной погрешностью результата °

8 режиме извлечения квадратного корня устройство функционирует аналогично делению. На вторую группу выходов также подается код (23) чисf ла D, но в отличие от деления первая и вторая группы выходов объединяются

25 (этО ВОзмОжнО при N=M) при этОм устройгтво реализует формулу (25) =94= К )3 5 ( = ill ц 5 » ) 1)" (26) соответственно, причем

D +D =АВ. и

6=)$ ph )gp Л )2|p pЛ ($p;у

1= (ррах Ц.. 8 данном случае эти формулы реализуются следующим образом (Фиг. 2):

Таким образом, в этом режиме устройство вычисляет коды В и D, причем е

А

Аналогично при даннь|х 8 и D устройство вычисляет

/»

D. D

А = --- +

К К т.е. вычисляет код числа 1 -> 5-> 4» kg=)(p»» в= р

"ю= р» »9. Ъ7 6 9 П1о (26) Итак, в режиме умножения устройство по известным кодам А и В вычисляет код числа (27) D = A8, где

D=D+D (28) В режиме деления на первые выводы преобразователей напряжения 2-и подается код (19) числа А, а на первые выводы преобразователей напряжения (входящих в состав. элементов И-НЕ) подается код (23) числа D ..,.

В этом режиме, по-прежнему, в каждом элементе И-НЕ выполняются условия (7) - (9), (14), а также и условие (15), т.е. при данных А и D устанав ливаются такие коды чисел 8 и D ко.торые удовлетворяют уравнению (27) .

A = D + D

Формула изобретения

Вычислительное устройство, содержащее матрицу из (КхМ) одноразрядных сумматоров (где И, N - разрядность первого и второго операндов соответст" венно), причем, пер»вые информацион40 ные входы одноразрядных сумматоров каждого i-ro столбца матрицы (i=

=1,...,N) объединены и являются i-м выходом первой группы матрицы, вторые информационные входы одноразрядных

45 сумматоров каждой j --й "строки матрицы (j=1,...,M) объединены и являются j-м выходом второй группы матрицы, выход суммы (j,N}-co одноразрядного сумматора матрицы соединен с j-м выходом

g0 третьей группы матрицы и является первой группой выходов устройства, выход переноса (1,1)-го одноразрядного сумматора матрицы соединен с первым выходом четвертой группы матрицы и является первым выходом второй груп" пы устройства, выход суммы (1,i) ão одноразрядного сумматора матрицы сое»динен (i+1)-м выходом четвертой группы матрицы и является (i+1) -выходом

7 1559339 8 второй группы устройства, вход переноса в данный разряд (j,N)-ro одноразрядного сумматора матрицы и третий информацйонный нход (M,i)-ro одноразрядного сумматора матрицы соединены с входом нулевого потенциала устройства, вход переноса в данный. разряд (j,k)го одноразрядного сумматора матрицы (k=>, ..,N-1) соединен соответственно с выходом переноса (j,i+1)-го одноразрядного сумматора матрицы, третий информационный вход (1,k+1)-ro одноразрядного сумматора матрицы (1=1, ...,M-1) соединен соответственно с вы 15 ходом суммы (1+1,k)-го одноразрядного сумматора матрицы, третий информационный вход (1,1)-го одноразрядного сумматора матрицы соединен соответстФ венно с выходом переноса (1+1,1)-го. одноразрядного сумматора матрицы, о тл и ч а ю ц е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операций деления и извлечения квадратного корня 25 для двоичных чисел, в него введены (N+M) преобразователей напряжения с парафазными выводами, причем первая и вторая группы выходов матрицы одноразрядных сумматоров соединены с соответ-ЗО ствующими выводами (N+M) преобразователей напряжения, при этом каждый одноразрядный сумматор матрицы содержит десять элементов И-НЕ с парафазными входами и выходом, причем первый и второй входы первого элемента И-HE соединены с первым и вторым информационными входами одноразрядного сумматора,а выход - с первыми входами с второго по седьмой элементов И-НЕ, вторые входы которых соединены с третьим информационным входом одноразрядного сумматора, вход переноса которо-, го соединен с третьими входами с четвертого по седьмой элементов И-НЕ и первым входом восьмого элемента И-НЕ, второй вход которого соединен с вйходом второго элемента И-НЕ, а выход - с первым входом девятого элемента И-НЕ, второй вход которого соединен с выходом третьего элемента

И-НЕ, выходы с четвертого по седьмой элементов И-НЕ соединены с первым, вторым, третьим и четвертым входами десятого элемента И-НЕ, выход которого соединен с выходом суммы одноразрядного сумматора, выход переноса которого соединен с выходом девятого элемента И-НЕ, при этом, каждый элемент И-НЕ состоит из двух резисторов, двух диодных сборок и преобразователя напряжения, первый вывод которого через первый резистор соединен с выходом диодной сборки положительных потенциалов, второй вывод через второй резистор соединен с выходом диодной сборки отрицательных потенциалов, причем количество диодов в каждой из этих сборок равно количеству парафазных входов элемента И-НЕ, одноименные входы диодных сборок образуют одноименный парафазный вход элемента И-НЕ, а выводы преобразователя напряжения образуют парафазный выход элемента

И-НЕ.

1559339

Ы1 ЫФ Ыи

Фиг. 5

Составитель Е. Мурзина

ТехредМ.Хрданич Корректор Л. Патай

Редактор Л. Гратилло

Заказ 838 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101