Операционное арифметическое устройство

 

Изобретение относится к вычислительной технике и может быть использовано при реализации технических средств вычислительной техники и дискретной автоматики. Цель изобретения - расширение функциональных возможностей устройства за счет выполнения операции подсчета количества единиц во входном M - разрядном двоичном коде. Устройство содержит накапливающий сумматор - вычитатель 1, включающий N входных формирователей 2, N входных регистров 3, комбинационный сумматор 4 и регистр 5 результата, соединенные между собой функционально, а также два мультиплексора 6, 7, N входных информационных каналов 8 и выход 9 устройства. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51)4"-06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И QTHPbfTHRM

ПРИ ГКНТ ССОР (21) 4401408/24-24 (22) 01.04.88 (46) 23 . 12.89 . Бюл . У 47 (71) Институт кибернетики им.В.M.Ãëóøкона (72) В.M. Михайлов, Я.Е. Визор, А.П. Леонтьев и В.Д. Троц (53) Ь81.325(088.8) (56) Авторское свидетельство СССР

М 920708, кл. (ОЬ F 7/50, 1979.

Хвощ С.Т., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления.-Л.:

Машиностроение, 1987, с. 344, рис. 10. 13. (54) ОПЕРАЦИОННОЕ АРИФМЕТИЧЕСКОЕ УСТ"

РОИСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при реализации технических средств вычислительной техники и дискретной автоматики. Цель изобретения — расширение функциональных возможностей устройства за счет выполнения операции подсчета количества единиц во входном m-разрядном двоичном коде. Устройство содержит накапливающий сумматор-вычитатель 1, включающий и входных формирователей 2, и входных регистров 3, комбинационный сумматор 4 и регистр 5 результата, соединенные между собой функционально, а также два мультиплексора

6, 7, и входных информационных каналов 8 и выход 9 устройства, 1 ил.

1531089

Изобретение относится к вычислительной технике и может быть исполь35 зовано при реализации технических средств вычислительной техники и дис. кретной автоматики.

Целью изобретения является расширение функциональных возможностей устройства за счет выполнения операции подсчета количества единиц во входном m-разрядном двоичном коде.

На чертеже представлена функциональная схема операционного арифметического устройства.

Устройство содержит накапливающий 15 сумматор-вычитатель 1, включающий и входных формирователей 2, и входных регистров 3, комбинационный сумматор

4 и регистр 5 результата, соединенные между собой функционально, а так- 20 же первый 6 и второй 7 мультиплексоры, и входных информационных каналов 8 и выход 9 устройства, соединенные между собой функционально.

Устройство работает следующим об- 25 разом.

Для выполнения операции суммирования-вычитания пш-разрядных чисел, поступающих по и входным информационным каналам 8, их двоичные коды поступают на п-входовой m-разрядный сумматор 4 с выходов и входных регистров 3. Двоичный код формируется на входных формирователях 2 следующим образом.

На (m-1) входных разрядов формирователя 21 код поступает с выхода первого мультиплексора 6, на входы второй группы которого информация поступает с (m-1) разрядов входного ин40 формационного канала 8< .

На (m-1) входных разрядов формирователей 2 ...2 „ коды поступают непосредственно с (mг-1) разрядов вход" ных информационных каналов 8 ...8 . 45

Ha m-е разряды формирователей

2,...2 „ информация младших разрядов входных двоичных кодов поступает с

m-x разрядов входных информационных каналов 8 ...8 „ через вторую группу входов второго мультиплексора 7.

Сформированные на входных формирователях 2 двоичные коды записываются во входные регистры 3, после чего производится операция сложения

55 или вычитания на сумматоре 4, результат которой поступает на регистр 5 результата и далее на выход 9 устройства.

Подсчет количества единиц в двои:— ном коде осуществляется только над кодами, поступающими по первому информационному каналу 8, информация на других каналах Hy...8 я отсутствует, При этом двоичный код формируется на входных формирователях 2 следующим образом.

Ha (m-1) входы входного формирователя 2 поступает сигнал с уровнем "JIor.0" через первые входы первого мультиплексора 6.

На (m-1) входах входных формирователей 2 ° ..2д, подключенных к информационным каналам 8 ...8,, информация отсутствует, т.е. на них находится уровень "Лог. "0".

На m-e входы входных формирователей 2 ... 2 д через первые входы второго мультиплексора 7,...7 д поступает код с первого информационного канала 8<.

Таким образом, после записи во входные регистры 3 их содержимое можно представить в виде нулей в (m-1)-х разрядах, а в m-м, младшем разряде

"1" или "0" соответственно поступившему коду. Например, при входном коде 1011 содержимое входных регистров

3 — 3 соответственно будет 0001, 0000, 0001 и 0001.

После чего содержимое всех входных регистров 3 суммируется на сумматоре 4, результат записывается в регистр 5 результата и посгупает на выход 9 устройства.

Таким образом, эа один цикл, равный времени суммирования, предлагаемое устройство позволяет получить код, соответствующий количеству еди." ниц в двоичном коде, поступившем на первый информационный канал .

По сравнению с известными устройствами для подсчета количества единиц в довичном коде предлагаемое обладает значительно меньшими аппаратурными затратами, меньшим коЛичеством связей и более высоким быстродействием.

Формула изобретения

Операционное арифме тиче ское устройство, содержащее накапливающий сумматор-вычитатель, включающий п входных формирователей, и входных регистров (n — число операндов), комбинационный сумматор и регистр результата, выход которого является выходом устройства, вход регистра результата соСоставитель В. Гусев

Техред М.Ходанич Корректор N..КУчеРЯваЯ

Редактор И. Шулла

Заказ 80 28/50 Тираж 6Ü8 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.ужгород, ул. Гагарина, 101

5 15310 единен с выходом комбинационного сумматора, и групп m-разрядных входов которого соединены соответственно с разрядными выходами и входных регистров, m-разрядные входы каждого иэ

5 которых соединены с разрядными wxoдами п соответствующих входных формирователей, m-1 разрядов информационных входов каждого входного формирователя с второго по и-й соединены соответственно с (m-1) разрядов каж дого иэ входных информационных каналов с второго по и-й устройства, о тли чающе е с я тем, что, с целью расширения функциональных возможностей эа счет выполнения операции подсчета количества единиц во входном m-разрядном двоичном коде, в него введены первый и второй муль- 20 типпексоры, причем (m-1) разрядов

89

6 входа первого входного формирователя соединены соответственно с (ш-1) информационными выходами первого мультиплексора, входы первой группы которого соединены с пиной логического нуля, а (m-1) разрядов входов второй группы первого мультиплексора соединены соответственно с (m-1) разрядами первого входного информационного канала устройства, ш-е разряды входов и входных формирователей соединены соответственно с и выходами второго мультиплексора, входы первой группы которого соединены соответственно с (m-1) разрядами первого входного информационного канала, а входы второй группы второго мультиплексора соединены соответственно с ш-ми разрядами п входных информационных каналов устройства.