Устройство для умножения на коэффициенты

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках устройств цифровой обработки сигналов. Цель изобретения - повышение производительности устройства за счет возможности конвейеризации процесса вычисления. Устройство для умножения на коэффициенты содержит последовательный сумматор 1, последовательный вычитатель 2, четыре сдвиговых регистра 3 - 6, три коммутатора 7 - 9, три шины 10 - 12 управления, тактовый вход 13, установочный вход 14, информационный вход 15 и выход 16 с соответствующими функциональными связями. 1 ил.

4 А1

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК (!9! (И) (5!)5 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЖТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4455152/24-24 (22) 05.07;88 (46) 07.05.90. Бюл. М 1 7 (71) Специальное конструкторско« технологическое бюро Модуль" Винницкого политехнического института (72) С.Л.Титов и В.П.Борисенко (53) 681 .325(088.8) (56) Авторское свидетельство СССР

Р 1242925, кл. С 06 F 7/49, 1 984.

Авторское свидетельство СССР

У 824197, кл. С 06 F 7/49, 1979. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ НА КО-;

ЭФФИЦИЕНТЫ (57) Изобретение относится"к вычисли- .

2 тельной технике и может быть исполь зовано в арифметических блоках устройств цифровой обработки сигналов.

Цель изобретения — повьппение производительности устройства за счет возможности конвейеризации процесса вы.числения. Устройство для умножения на козффициенты содержит последовательный сумматор 1, последовательный вычитатель 2, четыре сдвиговых регистра 3-6, три коммутатора 7-9, три шины 1 0-12 управления, тактовый вход

l3, установочный вход 14,информационный вход 15 и выход )6 с соответствующими функциональными связями. ил.

1562904

Изобретение относится к вычисли.тельной технике и может быть использовано в арифметических блоках устройств циФровой обработки сигналов.

Цель изобретения — повышение производительности устройства за счет возможности конвейеризации процесса вычисления.

На чертеже представлена Функциональная схема устройства.

Устройство для умножения на коэффициенты содержит последовательный сумматор 1 последовательный вычитатель 2, первый 3, второй 4, третий

:5 и четвертый б сдвиговые регистры, первый 7, второй 8 и третий 9 коммутаторы, первую 10, вторую 11 и третью 12 шины управления, тактовый вход 13, установочный вход 14, ин- 2О формационный вход 15 и выход 16 с соответствующими Функциональными связя. миа

Последовательный сумматор 1 в пер- 25 вом цикле вычисления осуществляет формирование суммы частичных произведений, а последовательный вычитатель 2 в следующем цикле вычисления из сформированной суьмы частичных нро- О изведений производит вычитание лишне- ., го Р+2-го значения множимого. Первый сдвиговый регистр 3 и первый комму- / татор 7 осуществляют задержку суммы, частичных произведений, поступающей с выхода последовательного сумматора 1 на его первый вход, на C тактов. Конкретная величина. задержки оттределя,— ется управляющим кодом первой части. преобразованного коэффициента, по- 4О ступающего по первой шине 1О унравления на вход первого коммутатора 7.

Аналогичную задачу выполняет управляющий код первой части преобразованного коэффициента, который поступает по второй шине 1.1 управления на вход второго коммутатора 8. Третий сдвиговый регистр 5 и третий коммутатор 9 производят формирование нулей В и младших разрядов К-В множимого, поступаю- 5О .щих во втором цикле вычисления через четвертый сдвиговый регистр б на второй (вычитающий) вход последовательного вычитателя 2 для вычитания из суммы частичных произведений Р+2-го значения множимого. Конкретное число

55 нулей В определяется кодом второй части преобразованного коэффициента, который поступает по третьей шине 12 управления на управляющие входы третьего коммутатора 9.

Устройство работает следуюшим образом.

В первом такте каждого цикла вычисления произведения сигнал, поступающий с входа 14 устройства на входы установки первого 3 и третьего 5 сдвиговых регистров, последовательного сумматора 1 и последовательного вычитателя 2, производит их обнуление и перезапись значения переноса последовательного сумматора 1 в триггер переноса последовательного вычитателя

2. Этот же сигнал, поступающий на вход разрешения параллельной записи второго сдвигового регистра 4, производит перезапись информации, находившейся в первом сдвиговом регистре

3. Затем на вход 13 устройства начинают поступать тактовые импульсы, причем число их в каждом цикле вычисления равно К.

С инФормационного входа 15 на второй вход последовательного сумматора 1 поразрядно, начиная с младшего разряда, поступают биты множимого.

На первый вход последовательного сумматора 1 при этом с его же выхода через первый коммутатор 7 поступают биты суммы частичных произведений, задержанные на С тактов в первом сдвигоьом регистре 3. В конце каждого цикла вычисления первый сдвиговый ре-; гистр 3 заполняется младшими разряда- ми К произведения.

Одновременно с формированием произведения биты множимого последовательно записываются в третий сдвиговый регистр 5, третий коммутатор 9 при этом коммутирует на свой выход сигнал., ноступающи1т, с информационного входа 15 (для .В=О), или сигнал

В-го выхода третьего сдвигового регистра 5 (для В )О) . Поэтому на выходе коммутатора 9 формируется К-В младших разрядов множимого перед которым следует В нулей, так как третий сдвиговый регистр 5 в начале цикла обнулился. Сигнал с выхода третьего коммутатора 9 записывается в четвертый сдвиговый регистр 6 и используется в следующем цикле вычисления для вычитания из суммы частичных произведений и Формирования действительных старших разрядов произведения.

В начале каждого цикла вычисления во второй сдвиговый регистр 4 произ562904 6 произведений) на вычитателе 2 из суммы частичных произведений производится вычитание множимого.

5 1 водится параллельная перезапись млад ших разрядов К произведения (суммы частичных произведений), сформированных в предыдущем цикле вычисления в первом сдвиговом регистре 3. Одновременно в триггер переноса последовательного вычитателя 2 переписывается сигнал переноса с выхода переноса последовательного сумматора 1, а на вторую шину 11 передается первая часть преобразованного коэффициента с первой шины 1 О, под управлением которого производилось Формирование суммы частичных произведений в сумматоре 1. С началом поступления на тактовый вход .3 устройства тактовых импульсов на первый вход последовательного вычитателя 2 через второй коммутатор 8 начинают поступать биты суммы частичных произведений, задержанные во втором сдвиговом регистре

4 на С тактов. Пока в течение В так" тов с выхода четвертого сдвигового регистра 6 на второй (вычитающий) вход последовательного вычитателя 2 поступают В нулей, последний производит суммирование переноса с битами суммы частичных произведений. После поступления первого ненулевого бита с выхода четвертого сдвигового регистра 6 последовательный вычитатель

2 осуществляет вычитание множимого, поступающего на его второй (вычитающий) вход, из суммы частичных произведений, поступающих на его первый вход. В конце каждого цикла вычисле ния на втором сдвиговом регистре 4 записываются К старших разрядов произведения множимого, цоступившепо на умножение в предыдущем цикле вычисления, на коэффициент, которые далее поступают на параллельный выход, 16 устройства.

Таким образом, хотя общее время формирования результата умножения с учетом такта установки устройства равно 2(К+1) тактов, но данные на выходе поступают через каждый К+1 такта.

Время цикла умножения можно сокра-. тить до К тактов (при формировании

К-разрядного произведения) путем конвейеризации процесса вычисления, когда на последовательном сумматоре 1 в течение К тактов производится суммирование сумм частичных произведений, а в течение следующих К тактов (когда на сумматоре 1 производится суммирование следующей суммы частичных

Формула изобретения

Ус т рой с тв о для умножения на ко эффициенты, содержащее последовательный сумматор, последовательный вычитатель, первый сдвиговый регистр, первый и второй коммутаторы, информационный вход устройства соединен с первым информационным входом последовательного сумматора, выход которого соединен с информационным входом первого сдвигового регистра, разрядные выходы которого соединены соответственно с гервой группой входов первого

20 коммутатора, а первая и вторая шины управления устройства соединены соответственно с управляющими входами первого и второго коммутаторов, о тл и ч а ю щ е е с я тем, что, с це25 лью повышения производительности устройства эа счет возможности конвейеризации процесса вычисления, в него введены второй, третий и четвертый сдвиговые регистры, третий коммутаgg тор и третья шина управления, причем . информационный вход устройства соединен с первым входом третьего коммутатора, входы второй группы которого соединены соответственно с разрядны35 ми выходами третьего сдвигового регистра со сдвигом на один разряд в сторону младших разрядов, третья шина управления соединена соответственно с управляющими входами третьего

Ао коммутатора, выход которого соединен с информационным входом четвертого сдвигового регистра, выход которого соединен с первым входом последовательного вычитателя, выход переноса последовательного сумматора соединен с входом переноса последовательного вычитателя, выход которого соединен с информационным входом последовательной записи второго сдвигового регистра, инФормационные входы параллельной записи которого соединены соответственно с разрядными выходами первого сдвигового регистра, разрядные выходы второго сдвигового регистра соединены соответственно с выкодной шиной устройства и с входами первой группы второго коммутатора, выход которого соединен с вторым входом последовательногo вычитателя, выход лер1562904

Составитель В, Гусев

Техред Л.Сердюкова Корректор М Пожо

Редактор И. Шулла

Подписное

Тираж 559

Эаказ 1065

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 ваго коммутатора соединен с инФормационным входом последовательного сумматора, тактовый вход устройства соединен с тактовыми входами последовательного сумматора, последовательного вычитателя, первого, второго, третьего и четвертого сдвиговых регистров, а установочный вход устройства соединен с установочными входами последовательного сумматора, последовательного вычитателя, первого и третьего сдвиговых регистров и входом разрешения параллельной записи второго сдвигового регистра.