Устройство для контроля неисправностей

 

Изобретение относится к вычислительной технике и может быть использовано при экспериментальном исследовании надежности структурно-избыточных вычислительных систем. Целью изобретения является расширение функциональных возможностей устройства за счет выявления кратных неисправностей. С этой целью в устройство, содержащее блок оперативной памяти, первый выходной регистр, дешифратор управления записью, введены мультиплексор искажения, блок задания тестов и анализа реакций, схема сравнения, первый и второй дешифраторы управления обменом, со второго по N-й выходные регистры, регистр состояния, дешифратор адресов, N шинных формирователей, N триггеров, первый и второй входные буферные регистры, счетчик адреса, мультиплексор управления записью, входной регистр данных, регистр искаженных данных, триггер приращения и генератор тактовых импульсов. 7 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) щ) G 06 F 11/26

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМ

ПРИ П.(НТ СССР (21) 4270832/24-24 (22) 20.04.87 (46) 15.05.90. Вюп. № - 18 (71) Омский политехнический институт (72) А.П.Панков, В.M.Òàíàñåé÷óê и А. В . Галинин (53) 68 1.32 (088.8) (56) Авторское свидетельство СССР № .1177816, кл, С 06 Г 11/26, 1985.

Авторское свидетельство СССР

N 860076, кл. G 06 F 11/26, 1981. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ НЕИСПРАВНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано при экспериментальном исследовании надежности структурно-избыточных вычислительных систем. Целью

Изобретение относится к вычислительной технике и может быть использовано при экспериментальном исследовании надежности структурно-избыточных вычислительных систем (ВС), в частности при исследовании аппаратно-программных средств обеспечения надежности и устойчивости функционирования вычислительного процесса.

Цель изобретения — расширение функциональных возможностей устройства эа счет выявления кратных неисправностей.

На фиг. 1 представлена структурная схема устройства на фиг. 2— схема мультиплексора управления за2 изобретения является расширение функциональных возможностей устройства за счет выявления кратных неисправностей. С этой целью в устройство,", 1 содержащее блок оперативной памяти, первый выходной регистр, дешифратор управления записью, введены мультиплексор искажения, блок задания тестов и анализа реакций, схема сравнения, первый и второй дешифраторы управления обменом, с второго по п-й выходные регистры, регистр состояния, дешифратор адресов, и шинных формирователей, и. триггеров, первый и второй входные буферные регистры, счетчик адреса, мультиплексор управления записью, входной регистр дан- @ ных, регистр искаженных данных, триг- р

rep приращения и генерато тактовых импульсов. 7 ил. С: писью, пример исполнения; на фиг.3 схема триггера приращения, пример исполнения; на фиг. 4 — пример реализации схемы сравнения; на фиг. 5— схема регистра состояния и схемы требования прерывания, пример исполнения; на фиг. 6 и 7 — временные диаграммы работы устройства.

На фиг. 1 представлена структурная схема устройства 1 для контроля неисправностеи (УКН), которое подключается к магистрали 2, входящей в состав микроЭВМ 3 (например,"Электроника-60" и т.п.), включающей оперативное запоминающее устройство 4 и центральный процессор 5. I564626

Устройство содержит (фиг. 1) дешифратор 6 адресов, блок 7 магистральных приемников, первый и второй входные буферные регистры 8 и 9, регистр 10, состояния, блок 11 оперативной памяти, счетчик 12 адреса, мультиплексор 13 управления записью, дешифратор 14 управления записью, два дешифратора 15 и 16 управления о меном, блок 17 из и выходных регис ров, включающий регистры (РВ) 18(1)

1 (n), счетчик 19 времени, мультип ексор 20 искажения, регистр. 21 искаженных данных, входной регистр 22 данных, блок 23 иэ п триггеров обм на, включающий трчггеры 24(1)-24{n) с ему 25 сравнения, блок 26 иэ п ш нных формирователей, содержащий шинные формирователи (ШФ) 27(1)- 20

21(п), генератор 28 тактовых импуль-с >в, триггер 29 приращения и схему

ЗО требования прерывания.

Информационные выходы 31(1)-3 1(3) бпока 11 подключены к входам разрешения дешифраторов 14-16 соответст-в энно. Выходы 32(1)-32() дешифрато-ра 14 соединены с входами управления записью регистров 21 и 22, счетчика

19 и регистров 18. Выходы ЗЗ(1)ЗЭ(п) дешифратора 15 и выходы 34(1)34(n) дешифратора 16 соединены с входами сброса и установки триггеров блока 23..ЭВМ 3, блок 7 и схема ЗО образуют в совокупности блок задания тестов и анализа реакций устройства.

Мультиплексор 13 управления запйсью содержит (фиг.2) элементы

Н 3 5 1 2ИЛИ-НЕ 3 6 ° 2ИЛИ-НЕ 3 7, 2ИЛИ-НЕ 38, 2И 39 и 40.

Блок 13 может быть выполнен в ви40 де программируемой логической матрицы.

На фиг. 3 приведена конкретная реализация схемы триггера 29, состоя- „ шей из элемента 2И 41, триггера 42 и элемента 43 задержки.

На фиг. 4 приведена конкретная реализация схемы 25, состоящей из и-входового элемента И-НЕ 44, блоков 45(1)-45(n) логики, включающих элементы 2И-HE 46(1)-46-(n) и двухвходовые сумматоры 47(1)-47(п) по модулю. Схема 25 может быть реализонана на программируемой логической матрице.

Согласно схеме на фиг. 5 регистр

1 О состоит из триггера 48 "Начало работы", триггера 49 "Аварийное отЕ1 R2

0 О

О 0

О

0 1

1 0

1 0 1 1

1 I

I R3

0 О

1 1

О О

1 О

О

1 1

О 1

1 О

Слова, записанные в блоке имеют следующую структуру". и разрядов предназначены для записи в один иэ РВ 18(1)-18(ï) или счетчик 19 (в соответствии с управляющими сигналами от дешифратора 14), m разрядов управляют через дешифратор 14 записью соответствующего регистра 17 или счетччка 19 или подключепием на передачу информации одного из и формирователей 27, составляющих блок

26, через блок 23,, где для каждого

ШФ 27(1)-27(п} имеется соответствуюключение" и триггера 50 "Разрешение прерывания", а схема 30 включает магистральные приемники 51 и 52, магистральные передатчики 53-56, триггер 57 прерывания, триггер 58 схем требования прерывания и элементы

2И-НЕ 59 и 60.

Блок 7 предназначен для подключе-. ния к магистрали 2 ЭВМ. Регистры 9 необходимы для записи в блок 11 информации разрядностью большей, чем позволяет магистраль 2.

Регистр 10 содержит следующие разряды: 1 — разрешение работы, 2 аварийное отключение, 3 — разрешение прерывания.

Блок 11 служит для записи k-разрядных слов, причем k = и + ш + 4.

Мультиплексор 20 предназначен для внесения искажений в информационные разряды слова, фиксируемого в регистре 22, тип вносимого искажения кодируется двумя разрядами для каждого разряда информационного слова, при этом различаются искажения: "00" нет иска>кения, "01" — константа "О", "10" — константа "1, "11" — инверсия, искаженное информационное слово фиксируется в регистре 21, функция, выполняемая мультиплексором 20, описывается таблицей, где R1, R2 — разряды РВ 18(3) и 18(4) соответственно, 1 — разряд информационного слова регистра 22„ RÇ вЂ” искаженный разряд информационного слова.

64626

10 разрядов.

5 15 щий триггер, Выбор соответствующего дешифратора 14, 15 или 16 производится одной из трех шин 3 1(1)-3 1(2), снимаемых с блока 11. Один разряд является управляющим сигналом для триггера 29 и поступает через элемент 43 íà S-вход триггера 42.

Схема 25 выполняет функцию сравнения поступающей из блока 26 информации с информацией, записанной в

PB 18(1) и 18(2). В РВ 18(2) ""àïèñàна информация о разрядах, которые будут анализироваться в схеме 25, а в РВ 18(1) записана информация об уровне ("0" или "1") анализируемого разряда. Разряды PB 18(2), установленные в "1", указывают на анализ соответствующих разрядов информационного слова, поступающего с одного из 111Ф 27(1)-27(п) . Первый — n-й разряды РВ 18(1) и первый — n-й разряды информационного слова одного из ШФ 27(1)-27(n) соединены с первыми и вторыми входами блоков 45(1)45(п) соответственно, которые являются первыми и вторыми входами элементов 47(1)-47(n). Первый — n-й разряды РВ 18(2) подключены к третьим входам блоков 45(1)-46(п), к первым входам которых подключены выходы элементов 47.(1)-47(п). Выходы элементов блоков 45(1)-45(п) соединены с элементом 44.

Работа схемы 25 может быть описана выражением СС = (Р1(1) Ю Р2(1)) Л

A РЗ(1) Л ... Л(Р1(п} (3 Р2(п) Л

A P3 (n), где Р1 (1)-P1 (n) — первый— и-й разряды PR 18(1), Р2(1)-Р2(п) первый — n-й разряды информационного слова одного из ШФ 27(1)-27(n);

РЗ(1)-РЗ(n) — первый — п-й разряды регистра 18(2); СС вЂ” выход схемы 25.

Устройство предназначено для имитации неисправностей, формирования управляющих воздействий и анализа ответных сигналов, с помощью которого осуществляется введение в ВС различных типов отказов и сбоев. Введение неисправностей осуществляется с помощью и на магистрали (типа ."Общая шина", "ИУС" и т.п.) путем доступа к элементам системы в режиме внепроцессорной связи, Формирование сигналов управления интерфейсом осуществляется устройством в режиме логической генерации, т ° е. генерации управляющих воздействий при совпадении определенных условий. В этом режиме осуществляется захват управления на интерфейсе, после чего происходит ввод информапии в устройство, ее искажение с помощью блоков 20-22 и запись по различным адресам.

В режиме логической генерации блок

11 работает с быстродействием в 23 раза больше, чем осуществляется прием и выдача управляющих сигналов магистрали.

Возможно применение устройства для магистрали с тремя состояниями, с открытым коллектором и открытым эмиттером.

Работа устройства заключается в формировании сигналов неисправностей непосредственно ка интерфейсе,. а также путем эмуляции различ ых ре20 жимов работы магистрали: захват управления на интерфейсе, операции адресации. ввода и вывода информации, выработка ложных прерываний и потеря настоящих и т,п. Каждому из ре ммов

25 имитации неисправностей соответствует микропрограмма, записываемая в блоке 11. Возможно применение устройства в любом интерфейсе, при этом изменяются только микропрограммы

30 блока 11 и количество используемых вь;ходных регистров. Устройство вставляется в штатный разъем ВС, его входы и выходы подключаются к всем информационным, адресным и управляющим ,пикам магистрали. Возможно также

35 подключение выходных регистров и входных шинных формирователей к шинам (точкам} ВС, которых нет в интерфейсе (внутренние сигналы моду40 лей, процессора и т.д.). Информационный выход регистра 21 и информационный вход регистра 22 подключаются к инфор .ациокным шикам магистрали.

Выходы PB l8(5)-18(п) соединяются с управляющими шинами, шинами выработки

45 прерываний, адресными и т.п. в зависимости от типа примекяемога интерфейса. Регистры 21 и 22 со схемой 20 используются цля организации режима

"Ввод искажения/вывод". Таким образом, обеспечивается внесение заданных типов искажений в заданное число

Программируемая схема 25 служит для синхронизации вводимых неисправностей с отпелькьвя событиями на магистрали и для выполнения определенных логических условий, необходимых для захвата управления на магистрали, 1564626 а также непосредственно управления в одом и выводом информации.

На фиг. 6 показаны временные диаГраммы работы устройства 1 в режиме

5 лОгической генерации. Работа происходкт следующим образом: тактовые имп тльсы с генератора 28, проходящие через триггер 29, при установленном инверсном информационном выходе триг- io г ра поступают на счетчик 12, с икф рмационного выхода которого выдае ся адрес:на адресный вход блока 11, а также поступают на вход Х2 мультип есора 13 и при установленном тригг ре 48, сброшенном триггере 49 п ступают на вход выборки блока 11, С гнал с первого информационного вых да блока 11 поступает на информаонные входы первого — и-го регист- . 20 р в 18 и счетчика 19 и записывается в РВ 18(1), вход записи которого поцключен к одному из управляющих выходрв деннфраеора 1а, инфорнавионней вход которого соединен с вторым ин- 25 ф рмациокным выходом блока 1l и ин. ф рмациокными входами дешифраторов

1 и 16. Выбор дешифратора производится третьим, четвертым и пятым-инф >рмационными выходами блока 11, шестой информационный выход блока 11 (ф1) установлен в "1". Таким образом записываются все регистры 18. В однфм иэ последующих тактов установкой о ного из триггеров блока 26 раэрешае ся прохождение информации с выхода с ответствующего шиккого формировател в схему 25. В следующем такте прои водится запись в счетчик 19, сбрасывается разряд D1 и устройство пере40 х дит в режим ожидания требуемой информации. После ее прихода срабатывае схема 25, а триггер 42 разрешает прохождение тактовых импульсов намультиплексор 13 и вход начальной установки счетчика 19.

В первом такте в РВ 18(1) записы" вается информация, устанавливающая в ход схемы 25 в "1", прн этом инфор. мационный выход В1 блока t1 установлен в "1".

5Î

На фиг..7 представлены временные диаграммы работы устройства при формировании сигналов управления прерыванием программы. Аналогичным образом могут быть сформированы сигналы для захвата управления на магистрали и сигналы управления вводом-выводома

В первом и втором тактах программируемая схема 25 настраивается на ожидание сигналов "Ввод" и "ППР" записью необходимой информации в PB

18(1), 18(2), в третьем такте выдается сигнал "ТПР" записи информации в регистр 18(5), в четвертсм устанавливаются счетчик 19 и триггер 42.

Таким образом, схема переходит в состояние ожидания сигналов "ППР" и

"Ввод", после получения которых в пятом такте производится сброс сигнала "ТПР", в следующем (шестом) такте производится запись РВ 18(i), в седьмом — РВ 18(2), т.е. схема 25 настраивается на сигналы "Ввод" и

"ППР", которые должны принять значение "1". В следующем такте производится запись одного из РВ 18(5-n) для выдачи адреса вектора., а в следующем (девятом) такте — сигнала

"Синхронизация пассивного ("СИП") В десятом такте записывается счетчик

19 и устанавливается триггер 42. Таким образом, схема переходит в сотояние ожидания. После срабатывания схемы 25 в одиннадцатом и двенадцатом тактах производится сброс "СИП" и адреса вектора.

Аналогично могут быть сформированы сигналы управления для других известных интерфейсов (напримерр

"ИУС", "Общая шина" "2K" и т.п.).

Блок памяти может быть выполнен на элементах типа 541 РУЗ, обеспечивак щих быстродействие при считывании информации порядка 70 кс, что является достаточным для соблюдения принятых временных задержек формирования сигналов управления интерфейсом, Формула и э о б р е т е н и я

Устройство для контроля неисправностей, содержащее блок оперативной памяти, первый выходной регистр и дешифратор управления записью, причем информационный выход блока оперативной памяти подключен к информационному входу первого выходного регистра, о т л и -ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выявления кратных неисправностей, в него введе ны мультиплексор искажения, блок задания тестов и анализа реакций, схема сравнения, первый и второй де- шифраторы управления обменом, выход1564626

10

30

40

50 ные регистры с второго по п-й, регистр состояния, дешифратор адресов, и шинных формирователей, и триггеров обмена, первый и второй входные буферные регистры, счетчик адреса, счетчик времени, мультиплексор управления записью, входной регистр данных, регистр искаженных данных, тригrep приращения и генератор тактовых импульсов, причем первый информационный выход блока оперативной памяти соединен с информационными входами с второго по г.-й выходных регистров и счетчика времени, второй информационный выход блока оперативной памяти подключен к информационным входам дешифратора управления записью, первого и второго дешифраторов управления обменом, третий, четвертый и пятый информационные выходы блока оперативной памяти соединены с входами разрешения соответственно дешифратора управления записью, первого и второго дешифраторов управления обменом, шестой информационный выход блока оперативной памяти подключен к установочному входу триггера приращения, вход сброса которого соединен с выходом схемы сравнения, первый информационный вход которой подключен к информационному выходу . первого выходного регистра, второй информационный вход схемы сравнения .

1 соединен с информационным выходом второго выходного регистра, третий информационный вход схемы сравнения подключен к информационным выходам с первого по и-й шинных формирователей, входы управления которых соединены с информационными выходами с первого по и-й триггеров обмена, входы сброса которых соединены соответственно с первого по и-й выходами первого дешифратора управления обменом, установочные входы с первого по и-й триггеров обмена соединены с первого по и-й выходами второго дешифратора управления обменом, информационные, выходы третьего и четвертого выходных регистров соединены соответственно с первым и вторым информационными входами мультиплексора искажения, управляющий вход которогб подключен к информационному выходу входного регистра данных, выход мультиплексора искажения соединен с информационньпк входом регистра искаженных данных, информационные входы разрядов "Разрешение прерывания", "Начало работы" регистра состояния подключены к информационному входу блока задания тестов и анализа реакций, синхровход регистра состояния соединен с первым выходом дешифратора адресов, второй и третий выходы которого соединены с входами управления записью первого и второго входных буферных регистров .соответственно, четвертый и пятый выходы дешифратора адресов подключены к первому информационному входу мультиплексора управления записью и входу управления записью счетчика адреса соответственно, счетный вход которого соединен с выходом триггера приращения и вторым информационным входом мультиплексора управления записью, первый управляющий вход которого соединен с выходом разряда "Начало раббты" регистра состояния, второй управляющий вход мультиплексора управления записью соединен с выходом разряда

"Аварийное отключение" регистра состояния, выходы разрядов "Аварийное отключение" и "Требование прерывания" регистра состояния подключены к входу прерывания блока задания тестов и анализа реакций, информационные выходы первого и второго буферных регистров соединены с информационными входами блока оперативной памяти, адресный вход которого подключен к информационному выходу счетчика адреса, входы управления записью с первого по п-й выходных регистров, счетчика времени, первый и второй входы управления записью регистра искаженных данных и вход управления записью входного регистра данных подключены к выходам с первого по

i-й дешифратора управления записью (где i = и + 4), выход переполнения счетчика времени соединен с входом разряда "Аварийное отключение" регистра состояния, счетный вход счетчика времени соединен с выходом гене- ратора -.àêòoíûõ импульсов и разрешающим входом триггера приращения, входы начальной установки счетчика адреса, счетчика времени, первого и второго входных буферных регистров, с первого по и-й выходы регистров, регистра входных данных, регистра искаженных данных, установочные входы разрядов "Аварийное отключение", "Разрешение прерывания", "Начало ра1564626

12 б оты" регистра состояния, синхровходы с первого по п-й триггеров обмена, синхровход триггера приращения соединены с выходом сброса блока задания тестов и анализа реакций, информационные входы с первого по п-й триггеров обмена, синхровход и информационный вход разряда "Аварийное отключе11 ние регистра состояния подключены к шине нулевого потенциала информа1

У ционные входы счетчика адреса, регитра состояния, а также первого и торого входных буферных регистров одключены к информационному выходу

1 лока задания тестов и анализа реакий, информационный вход дешнфратора дресов подключен к информационному

ыходу блока задания тестов и анализа еакций, первый и второй входы раз- 2g ешения дешифратора адресов соединены управляющим выходом блока задания естов и анализа реакций, шестой выход дешифратора адресов подключен к управляющему входу блока задания тестов и анализа реакций, информационные выходы с пятого по п-й выходных регистров соединены с информационным входом блока задания тестов и анализа реакций, выхоц регистра искаженных данных является выходом устройства для подключения к информационному входу объекта контроля, вход входного регистра данных является входом устройства для подключения к информационному выходу объекта контроля, входы с первого по и-й шинных формирователей являются входами устройства для подключения к управляющему выходу объекта контроля, первый и второй выходы мультиплексора управления записью соединены с входами "Запись-чтение" и "Выборка кристалла" блока оперативной памяти соответственно.

1564626

)564626, 564626

1564626 с ф с=

С И ..

Щ

Составитель Г.Виталиев

Техр ед М. Диды к Корректор В.Кабации

Редактор А.Orap

Производственно-издательский комбинат "Патент", r.

Ужгород, ул, Гагарина, 101

Заказ 1160 Тираж 564 Подписное

B GIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5