Dv-триггер

 

Изобретение относится к имульсной технике и может быть использовано в устройствах автоматики и вычислительной техники при разработке счетчиков, регистров, делителей частоты, распределителй импульсов с повышенной достоверностью функционирования. Цель изобретения - расширение функциональных возможностей - достигается за счет введения входа S 23, входа R 24, элемента И/И-НЕ 10. Устройство также содержит элементы И-НЕ 1-8, элементы НЕ 9, 11, 12, 13, элемент И-ИЛИ 14, элемент И 15, шину 16 установки, выходную шину 17, прямой 18, инверсный 19 выходы, вход D 20, вход V 21 и вход C 22. В DV-триггере дополнительно обеспечивается реализация и контроль асинхронного режима функционирования. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 H 03 K 3/037

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЮР 3 Id

f7 с g7

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4459373/24-21 (22) 12.07.88 . (46) 15.05.90. Бюл. N .18 (72) В.С. Харламов, В.В. Голубцов и A.Н. Пархоменко (53) ь21.374.3(088.8) (56) Файзулаев Б.Н. и др. Основы по- строения технических средств EC ЭВИ на интегральных микросхемах. М.: Ра- . дио и связь, 1981, с. 131, рис. 4.3в.

Авторское свидетельство CCCP и 1465936, кл. Н 03 K 3/037, 1987. (54) DV-ТРИГГЕР (57) Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычисли„.,Я0„„1564714 А 1

2 тельной техники при разработке счетчиков, регистров, делителей частоты, распределителей импульсов с повышенной достоверностью функционирования.

Цель изобретения — расширение функциональных возможностей — достигается за счет введения входа S 23, входа

R ..24, элемента И/И-НЕ 10. Устройство также содержит элементы И-НЕ 1-8, элементы НЕ 9, 11, 12, 13, элемент

И-ИЛИ 14, элемент И 15, шину 16 установки, выходную шину 17, прямой 18, инверсный 19 выходы, вход 8 20, вход

V 21 и вход С 22. В DV-триггере дополнительно обеспечивается реализация и контроль асинхронного режима Я функционирования ° 1 ил., 1 табл.

1564714

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники,при разработке счетчиков, регистров, делителей частоты,распределителей импульсов с повышенной достоверностью функционирования.

Целью изобретения является расширение функциональных возможностей.

Поставленная цель достигается за счет введения новых конструктивных признаков, обеспечивающих реализацию и контроль асинхронного режима функ- 15 ционирования триггера.

На чертеже приведена функциональная схема DV-триггера, На чертеже обозначено: первый восьмой элементы И-НЕ 1-8; первый элемент НЕ g; элемент И/И-НЕ 10; второй-четвертый элементы НЕ 11-13; элемент И-ИЛИ 14; элемент И 15; шина

16 установки; выходная шина 17 "Отказ", прямой и инверсный выходы 18, 25

19; D-вход 20; V-вход 21; С-вход 22;

S-вход 23 и R-вход 24, D-вход 20 соединен с первым входом элемента И-НЕ 1, выход которого соединен с первыми входами элементов

И-НЕ 2, 3, выход элемента И-НЕ 2 соединен с первым входом элемента И-НЕ ч, выходы элементов И-НЕ 3, 4 соединены соответственно с вторыми входами элементов И-НЕ 4, 3 и соединены соответ- З ственно с первыми входами элементов

И-HE 5, 6, выходы которых соединены соответственно с первыми входами элементов И-НЕ 7, 8, выходы которых соединены соответственно с прямым выхо- 40 дом 18 и с инверсным выходом 1g, соединены соответственно с вторыми входами элементов И-HE 8, 7 и соединены соответственно с первыми входами первой, второй структур И элемента И-ИЛИ 45

1ч, вторые входы первой, второй структур И которого соединены соответственно с выходами элемента И-НЕ 4, 3 и соединены соответственно с первыми входами третьей,и четвертой структур И элемента И-ИЛИ 14, выход которого соединен с выходной шиной 17

"Отказ" и с первым входом пятой структуры И элемента И-ИЛИ 14, второй вход пятой структуры И которого соединен с шиной 16 установки, второй вход элемента И-HE 1 соединен с вторым входом элемента И-НЕ 2 и соединен с входом элемента НЕ 9, выход которого соединен с вторыми вхоДами элементов

И-HE 5, 6. и с третьими входами первой, второй структур И элемента И-ИЛИ

14, вторые входы третьей и четвертой структур И которого соединены соответственно с входом и выходом Элемента НЕ 11, вход которого соединен-с

D-входом 20, V-вход 21 соединен с первым входом элемента И 15, четвертый вход первой и третий вход третьей структур И элемента И-ИЛИ 14 соединены соответственно с четвертым входом второй и с третьим входом четвертой структур И элемента И-ИЛИ 14, первые входы шестой, седьмой структур И которого соединены соответственно с выходами элементов НЕ 12, 13, входы которых соединены соответственно с S-входом 23 и R-входом 24, соединены соответственно с третьими входами элементов И-HE 3, 4, соединены соответственно с третьими входами элементов И-НЕ 7, 8 и соединены соответственно с вторым, третьим вхо дами элемента И 15, четвертый вход и выход которого соединены соответственно с С-входом 22 и с входом элемента НЕ 9, выход которого соединен с входами элемента И/И-HE 10, прямой и инверсный выходы которого соединены соответственно с четвертым входом первой и с третьим входом третьей структуры И элемента И-ИЛИ 1ч, вторые входы шестой и седьмой структур И которого соединены соответственно с выходами элементов И-НЕ 4, 3, S-вход

23 соединен с пятыми входами первой, второй и с четвертыми входами третьей и четвертой структур И элемента И-ИЛИ

14, шестые входы первой, второй и пятые входы третьей и четвертой структур И которого соединены с R-входом

2ч.

А

Элемент И-ИЛИ 14 с обратной связью представляет из себя однофазный установочный триггер, по первой, второй, третьей, четвертой, шестой и седьмой структурах И элемента И-ИЛИ

14 происходит установка триггера в единицу, по пятой структуре И- - установка в ноль, Элементы И-НЕ 1-4 образуют схему основного триггера, а элементы И-НЕ

5-8 - схему вспомогательного триггера устройства.

5 15647

Элемент НЕ 9 предназначен для организации двухтактного- режима работы

0Ч-триггера при наличии одного Cвхода 22. Кроме того на выходе эле1

5 мента НЕ 9 вырабатывается сигнал строба сравнения сигналов на противоположных плечах (выходах) основного и вспомогательного триггеров (см. чертеж, точки А и Ц, и А и Q) в ре- 10 жиме хранения информации.

Элемент И/И-НЕ 10 предназначен для формирования сигнала строба сравнения в счетном режиме и инверсного ему сигнала, задержанного по времени не менее 3Т, (где Т вЂ” среднее время срабатывания одного логического элемента структурно-логической организации DV-триггера).

Элемент НЕ 11 инвертирует сигнал 20 на D-входе 20 триггера для четвертой структуры И элемента И-ИЛИ 14, являющейся входом установки в единицу триггера на элементе И-NJlN 14.

Элементы HE 12 и 13 инвертируют 25 сигналы соответственно на S-. âõîäå 23 и R-входе DV-триггера, обеспечивая при этом формирование соответствующих сигналов на своих выходах через время не менее 2Тср с момента начала их изменения на соответствующих входах, Элемент И-ИЛИ 14 осуществляет,. на своих структурах И контроль правильности срабатывания всех логических элементов структурно-логической организации DV-триггера, В случае нарушения логики функционирования (отказ какого-либо логического элемента структуры триггера) на выход элемента И-ИЛИ 14 формируется сигнал "Отказ", который посредством своей обратной связи через пятую структуру И входов осуществляет так называемыи эффект самозахвата", т.е. 45 устанавливается .в устойчивое состояние логической единицы.

В общем случае на входах всех структур И, кроме пятой, элемента

И-ИЛИ 14 реализуется функционал..: 50 отказа, который можно представить следующим аналитическим выражением:

У = (V-С) D А" (R-S) V(V-С)-D-А.(R" S)Y

V(V.С) .А.<)" (К "S) V (V-C) -А-q -(R -S) Y

V S"A V R"А, (1) где V — единичное состояние сигнала на V-входе DV-триггера;

14

С

- единичное состояние сигнала . на синхровходе DV-триггера;

D, D — единичное и нулевое соответственно состояния сигналов на D-входе триггера;

А, А — единичное состояние сигнала в точках А и А на чертеже;

R, К вЂ” единичное и нулевое соответственно состояния сигналов на К-входе триггера;

S, S — единичное и нулевое соответственно состояния сигналов на S-входе триггера; (— состояния сигналов на прямом и инверсном выходах DUтриггера.

Отличительной особенностью элементов И/И-НЕ 1С и НЕ 12 и 13 в структуре

DV-триггера является то, что, кроме функционально-логической нагрузки, Э они выполняют и функцию времени срабатывания. Время срабатывания элемента И/И-НЕ 10 должно быть не менее

3Т,р, а время срабатывания элементов

HE 12 и 13 - не менее 2Т . Это условие можно выполнить при разработке технологии микросхемы следующими путями: увеличением количества последовательно включенных транзисторов в данных логических элементах 10, 12, и 13> технологией изготовления, т.е. увеличением геометрических размеров базы транзисторов этих логических элементов по сравнению с другими ло" гическими элементами структуры DVтриггера;..увеличением резистивной и емкостной нагрузки этих логических элементов.

DV-триггер работает следующим образом.

После включения питания на R—

F вход триггера (на шину 16) подается нулевой уровень сигнала для установки в исходное состояние средств функционального контроля, так как в силу случайного характера переходных процессов во время включения питания триггер на элементе И-ИЛИ 14 может установиться в единичное состояние, соответствующее сигналу "Отказ" DVтриггера.

При исправном состоянии всех логических элементов работа предлагаемого

DV-триггера подчиняется (соответствует) закону функционирования, приведенному в сокращенной таблице переходов DV-триггера.

15ь4714

11 дал пп

S» V С R

Примечание

Установка состояние

Установка

Установка

Хранение

Хранение

Установка

Установка

Запрещено

Х Х Х X Х О Н Н 0 в исходное

СФК

"1"

"0"

1 П

1 П.

О Х

Х О

X Х

Х Х

X Х

2 1

3 1

4, 1 (5 1

8 О

1 1

1 О

1 X

Х

1 Х

Д X

О X

0,0

1 О

q„0

qn 0

1 О

Х X

Н Н

0

Ч„

1

П р и м е ч а н и е . Т„- момент времени текущего состояния DV-триггера;

Т - момент времени последующего состояния DVTl+ 5 триггера; Х - безразличное состояние сигнала на соответствующем входе DV-триггера; Н.- неопределенное состояние соответствующего выхода; д. - переход от низкого логического уровня сигнала к высокому и обратно (импульс); Q „,,Q „ tlpe b ee состояние соответствующего выхода триггера.

8 процессе своего функционироваНия первая ступень DV-триггера подчиняется закону, представленному следующим аналитическим выражением:, P(A=1) = D V С -(R S) -V-S; (2)

В(А=1) = D"-V ° С -(К S) «V R, (3) Где V — единичное состояние сигнала на V-входе DV-триггера;

С - единичное состояние сигнала на синхровходе DU-триггера;

D, D — единичное и нулевое coolветственно состояния сигналов на D-входе DV-триггера;

А, А - состояния сигналов в точках

А и А на чертеже DV-триггера;

R, R — - единичное и нулевое соответственно состояния сигналов на R-входе DV-триггера; 45

S, S — единичное и нулевое соответственно состояния сигналов на S-входе DV-триггера.

За выполнением условий выражений (2 и 3) следят третья и четвертая 50 структуры И элемента И-ИЛИ 14, В процессе своего функционирования вторая ступень (вспомогательный триггер) DV-триггера подчиняется закону, который можно представить 55 следующим аналитическим выражением:

t(V С) A Q.(R S) = I) Ч((.С)-А Qx

"(К S) = 739 (4) где V С вЂ” единичное состояние сигнала на выходе элемента

И/И-НЕ 10 DV-триггера;

Я, — состояния сигналов на

flpRM0M и инверсном соответственно выходах DVтриггера.

За выполнением условий выражения (4) следят первая и вторая структуры

И элемента И-ИЛИ 14.

Функционал отказа любого из логических элементов первой ступени (основного триггера), реализованный в предлагаемом DU-триггере, можно представить следующим аналитическим выражением: (V ° С) П-А. (R S) V(V С)- D-A(R, ° Я),. (s)

В случае нарушения условий функционирования, представленных в выражениях,(2 и 3), на выходе элемента

И-ИЛИ 14 уже в момент срабатывания логических элементов первой ступени вырабатывается сигнал "Отказ" DVтриггера.

Функционал отказа любого из логических элементов второй ступени (вспомогательного триггера), .реализованный в техническом решении предлагаемого ЭЧ-триггера, можно представить следующим выражением:

F = (V -С) -А -Q -(R-S) V(V-С)- А-Ц -(R.S), (6) !

56471

В случае нарушения условий функционирования, представленных в выра-жении (4), на выходе элемента И-ИЛМ

14 также вырабатывается сигнал "От5 каз" DV-триггера.

Асинхронный режим функционирования предлагаемого DV-триггера контролируется шестой и седьмой структурами И элемента И-ИЛИ 14. Режим установки в "1" контролирует шестая структура

И, режим установки в "0" контролирует седьмая структура И элемента ИИЛИ 14. Характерной особенностью этого режима является то, что уста- 15 новка основного и вспомогательного триггеров структуры DV-триrгера осуществляется одновременно. Вот почему строб сравнения на выходах элементов

НЕ 12 и 13 вырабатывается через вре- 20 мя не менее 2Т,, т.е.. через время срабатывания элементов И-HE 3 и 4, а также элементов И-НЕ 7 и 8. В случае правильного срабатывания всех элементов ни шестая, ни седьмая 25 структуры И не пропустят на свой выход высокий логический уровень сигнала и на выходе элемента И-ИЛИ

14 сигнал "Отказ" не будет сформирован. В противном случае такой сигнал 30 будет сформирован и он будет означать, что при асинхронной установке триггера в "0" или "1" произошел отказ какого-либо логического элемента структуры DV-триггера.

Рассмотрим последовательность срабатывания всех элементов логической структуры предлагаемого DV-триггера в его трех основных режимах синхронного функционирования: Хранение, 40

"Установка "1" и "Установка "0".

В режиме "Установка "1" (таблица и. 4) no D-входу с поступлением положительного фронта синхросигнала на

С-вход триггера на выходе первого 45 элемента И-НЕ 1 через время 2T p, срабатывания элементов И Т5 и И-HE .1 установится сигнал логического "0".

Следовательно, через время 3Т срабатывания, с момента поступлениЙ положительного фронта сигнала на Свход, на выходах второго и третьего элементов И-НЕ 2 и 3 установятся сигналы логической "1", а через время

4Т р срабатывания ." на выходе четвер-;5 того элемента И-HE 4 - сигнал логического "0". Таким образом, через время

4 Т р в точке А (см. чертеж) будет установлено состояние логической

10 ."1", а в точке А — состояние логического "0" ° Контроль правильности срабатывания логических элементов первой ступени DV òðèããåðà осуществляется стробом сравнения с инверсного выхода элемента И/И-НЕ 10, который появляется также через время не менее 4 Т срабатывания элементов И !5, HE 9 и самого элемента И/И-НЕ 10. Если s ходе контроля будут выполнены условия (2 и 3) то третья и четвертая структуры И элемента И-ИЛИ 14 не пропустят на его выход сигнал логической 1". При нарушении алгоритма функционирования логическими элементами первой ступени, т.е. выполнится условие (4), на выходе триггера на элементе И-ИЛИ 14 вырабатывается сигнал логической "1", сигнализируя об отказе первой ступени ВЪ вЂ тригге.

С приходом на С-вход DV — òðèããåðà отрицательного фронта синхроимпульса состояние первой ступени передается во вторую ступень, т.е. пятый элемент И-НЕ 5 установится в состояние логического "0" на своем выходе, а шестой эгемент И-HE б останется в состоянии логической 1" на своем выходе. Следовательно, через время

4 Т сраба-.ывания с момента поступления отрицательного фронта синхроимпульса на выходе элемента И-HE 7 установится сигнал логической 1, а через время 5i > на выходе элемента И-НЕ 8 - сигнал логического

"0". Контроль правильности срабатывания логических элементов второй ступени производится стробом сравнения, который появляeòñÿ на выходе элемента И/И-НЕ 10 через время не менее 5 Т, срабатывания с момента появления отрицательного фронта на синхровходе !)Ч-триггера. При выполнении условия (4) на выходе триггера на элементе И-ИЛИ 14 сигнал "Отказ" не сформируется. В противном случае, т.е. при выполнении условия (б), на его выходе будет сформирован сигнал "Отказ" одного или нескольких логических элементов второй ступени

DV-триггера.

В режи и- "Установка "0 (таблиц и. 5) по D-входу с приходом положительного фронта синхросигнала на выходе элемента И-НЕ устанавливается сигнал, логической "1", а на выходе элемента И=НЕ 2 - сигнал логического

"0"; который через время 3 Т,, сра1564714 батывания с момента появления положительного фронта синхроимпульса приведет к формированию на выходе элемента И-НЕ 4 сигнала логической "1".

Через время Й Т,> на выходе элемента И-НЕ 3 будет сформирован сигнал логического "О". Контроль правильности срабатывания логических элементов первой ступени в этом случае будет проведен на входах третьей и четвертой структур И элемента И-ИЛИ 1Й сигналом сравнения с выхода элемента

И/И-НЕ 10, который гудет сформирован через время не менее Ч Т > срабаты- l5 вания элементов И 15, HE 9 и самого элемента И/И-НЕ 1О. При выполнении условий (2 *и 3) сигнал "Отказ" на выходе триггера на элементе И-ИЛИ 14 не появится; в противном случае он 20 будет сформирован, сигнализируя об отказе, одного или нескольких логических элементов первой ступени DU-триггера.

Функционирование и контроль пра- 25 вильности срабатывания логических элементов второй ступени производится следующим образом.

При появлении на синхровходе DVтриггера отрицательного Фронта синх- 30 росигнала состояние основного триггера (первой ступени). будет передано во вторую ступень по следующей логической ветви: через 3 Т на выходе элемента И-НЕ 6 будет сформирован сигнал логического "О"; через время

4 Т на выходе элемента И-HE 8 сигнал логической "1 и через время

5 Т на выходе элемента И-НЕ 7сигнал логического "0", Контроль 40 правильности срабатывания будет произведен сигналом сравнения с прямого выхода элемента И/И-НЕ 10, который будет сформирован также через время

5 Т р срабатывания элементов И 15, НЕ 9 и самого элемента И/И-НЕ 10.

При выполнении "условия (ч) сигнал

"Отказ" на выходе триггера на элементе И-ИЛИ 1ч сшормирован не будет.

В противном случае, т.е. при выпол- 50 нении условия (6) на его выходе формируется сигнал "Отказ", сигнализируя об отказе одного или нескольких логических элементов второй ступени

DV-триггера, 55

В режиме хранения (таблица 1, п.7), т.е. при наличии нулевого i:отенциала на синхровходе DV-триггера, с выхо,дов элементов И-ME 1 и 2 на входы

12 элементов И-НЕ 3 и Ч поступают сигналы логическои "1, подтверждая предыдущее состояние триггера первой ступени. С выходов элементов И-НЕ 5 и 6 на входы элементов И-НЕ 7 и 8 также поступают сигналы логической

"1", подтверждая прецыдущее состояние триггера второй ступени, В этом случае контроль правильности хранения предыдущего состояния производится следующим образом.

Через время 2 Т, срабатывания элементов И 15 и НЕ 9 производится сравнение состояний в точке А с состоянием на прямом выходе DV-триггера и в точке A с состоянием сигнала на инверсном выходе DV-триггера. Такое же сравнение производится через время

5 Т с момента появления сигнала логического "0 на синхровходе DUтриггера стробом сравнения с выхода (инверсного) элемента И/И-HE 10.

Функционирование и,контроль правильности срабатывания логических элементов структуры DV-триггера в остальных режимах .его функционирова--. ния (таблица 1, пп. 2, 3 и 6) производится аналогичным образом.

Формула изобрет е í è ÿ

DV-триггер, содержащий D- VС-входы, шину установки, выходную шину "Отказ", восемь элементов И-НЕ, четыре элемента НЕ, элемент И и элемент И-ИЛИ, D-вход соединен с первым входом первого элемента И-НЕ, выход которого соединен с первыми входами второго и третьего элементов И-НЕ, выход второго элемента И-НЕ соединен с первым входом четвертого элемента

vI-НЕ, выходы третьего и четвертого элементов И-НЕ соединены соответственно с вторыми входами четвертого и .третьего элементов И-НЕ и соединены соответственно с первыми входами пятого и шестого элементов И-НЕ, выходы которых соединены соответствен- но с первыми входами седьмого и восьмого элементов И-НЕ, выходы которых соединены соответственно с прямым и инверсным выходами, соединены соответственно с вторыми входами восьмого и седьмого элементов И-НЕ. и соединены соответственно с первыми входами первой,,второй структур И элемента И-ИЛИ, вторые входы первой, второй структур И которого соедине156ч71ч

Составитель В, Ранов

Редактор M. Бандура Техред Л. Сердюкова

i

Заказ 1165 Тираж 662, Подписное

ВНИИПИ Государственного комитета,по изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, Раушская наб., д. ч/5

Производственно-издательский комбинат "Патент, г. Ужгород, ул.Гагарина,101 ны соответственно с выходами четвертого и третьего элементов И-НЕ и соединены соответственно с первыми входами третьей и четвертой структур

И элемента И-ИЛИ, выход которого соединен с выходной шинои "Отказ" и с первым входом пятой структуры И элемента И-ИЛИ, второй вход пятой структуры И которого соединен с шиной ус- 10 тановки, второй вход первого элемента И-HE соединен с вторым входом второго элемента И-НЕ и соединен с входом первого элемента НЕ, выход которого соединен с вторыми входами пято- 15 го, шестого элементов И-HE и с третьими входами первой, второй структур И элемента И-ИЛИ, вторые входы третьей и четвертой структур И которого соединены соответственно с вхо- 20 дом и выходом второго элемента НЕ, вход которого соединен с D-входом, V-вход соединен с первым входом weмента И, четвертый вход первой и третий вход третьей структур И эле- 25 мента И-ИЛИ соединены соответственно с четвертым входом второй и с третьим входом четвертой структур И элемента

И-ИЛИ, о т л и ч à ю шийся тем, что, с целью расширения функциональных возможностей, в него введены R-, S-входы, элемент И/И-HE с временем срабатывания не менее 3 Т, где

Т - среднее время срабатывания логического элемента, в качестве тре- 35 тьего, четвертого элементов НЕ используются элементы НЕ с временем срабатывания не менее 2 T,, а в элемент И-ИЛИ введены шестая и седьмая структуры И, первые входы которых соединены соответственно с выходами третьего и четвертого элементов НЕ, входы которых соединены соответственно с S- u R-входами, соединены соответственно с третьими входами третьего и четвертого элементов И-НЕ, соединены соответственно с третьими входами седьмого и восьмого элементов

И-НЕ и соединены соответственно с вторым и третьим входами элемента

И, четвертый вход и выход которого соединены соответственно с С-входом и с входом первого элемента НЕ„ выход которого соединен с входами элемента И/И-НЕ, прямой и инверсный выходы которого соединены соответственно с четвертым входом первой и с третьим входом третьей структур И элемента

И-ИЛИ, вторые входы шестой и седьмой структур И которого соединены соответственно с выходами четвертого и третьего элементов И-НЕ, S-вход соединен с пятыми входами первой, второй и с четвертыми вход ми третьей и четвертой структур l: элемента

И-ИЛИ, шестые входы первой, второй и пятые входы третьей, четвертой структур И которого соединены с Rвходом.