Арифметический расширитель

 

Изобретение относится к вычислительной технике, в частности к вычислительным системам со знакоразрядным кодированием информации, и может быть использовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретения - расширение функциональных возможностей арифметического расширителя в части обеспечения выполнения операции деления. В арифметический расширитель, содержащий N K-разрядных вычислительных модулей 1, блок 2 управления, блоки 3, 4 управления первым и вторым параллельными сумматорами, блок 5 согласования, введены блоки 37, 38 анализа, блок 39 начальной установки, При этом блок управления снабжен узлом совпадения, элементом задержки, а блок согласования - двумя коммутаторами, двумя регистрами и триггером. 7 ил., 2 табл.

СВОЗ СОВЕТСНИХ .

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (!1) Ф„

А1 (51}5 F

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНЯТИЯМ

ПРИ ГКНТ СССР

1 (21) 4464625/24-24 (22) 31.07.88 (46) 23.05.90. Бюл. № 19 (71) Институт проблем моделирования в энергетике АН УССР (72) В.В. Аристов, А.В. Зарановский, Л.И. Тарасенко-Зеленая, А.А. Бальва и В.В. 11опков (53) 681.325(088.8) (56) Авторское свидетельство СССР №- 631919. кл. G 06 F 7/49, 1975.

Авторское свидетельство СССР № 1005035, кл. С 06 F 7/49, 1981.

Авторское свидетельство СССР

¹ 1256016, кл, G 06 F 7/49, 1984„

Авторское свидетельство СССР

1472899, кл. G 06 Р 7/49, 1987.

2 (54) АРИФМЕТИЧЕСКИ 1 РАСШИРИТЕЛЬ (57) Изобретение относится к вычислительной технике, в частности к вычислительным системам со знакоразрядным кодированием информации, и может быть использовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретения — расширение функциональных возможностей арифметического расширителя .в ча."ти обеспечения выполнения операции деления. В арифметический расширитель, содержащий г, К-разрядных вы- числительных модулей 1, блок 2 управления, блоки 3,4 управления первым и вторым параллельными сумматорами, блок

5 согласования, введены блоки 37,38 ®

1566341

3 анализа, блок 39 начальной установки.

При этом блок управления снабжен узлом совпадения, элементом задержки, а блок согласования — двумя коммутаторами, двумя регистрами и триггером.

7 ил., 2 табл.

Изобретение относится к цифровой

10 вычислительной технике, в частности к вычислительным системам со знакоразрядным кодированием информации, и может бьггь использовано в управляющих, моделирующих и вычислительных машинах в качестве сопроцессора.

Цель изобретения — расширение функциональных возможностей арифметического расширителя в части обеспечения операции деления.

На фиг. 1 изображена блок-схема арифметического расширителя; на фиг. 2 — блок-схема К-разрядного вычислительного модуля; на фиг. 3— схема блока анализа;, на фиг. 4 — схе- 25 ма блока согласования; на фиг. 5 схема блока начальной установки; на фиг. 6 — схема блока управления; на фиг. 7 — временные диаграммы работы, В табл. 1 и 2 представлена логика работы блоков анализа при формировании цифр частного.

Арифметический расширитель (фиг.1) содержит и К-разрядных вычислительных модулей 1, блок 2 управления, блок 3 управления первым параллельным сумма35 тором, блок 4 управления вторым параллельным сумматором, блок 5 согласования, запускающий вход 6 соединен с запускающим входом блока управления и запускающими входами 7 каждого К-разрядного вьгчислительного модуля, вторые синхронизирующие входы 8 которых соединены между собой и с вторым синхронизирующим выходом блока 2 управ- 45 ления, обнуляющий выход которого соединен с обнуляющими входами 9 каждого из К-разрядных вычислительных модулей и обнуляющим входом блока 5 согласования, первый и второй синхронизиру 5О кщие входы которого соединены с первым синхронизирующим выходом блока 2 управления, первыми синхронизирующими входами 10 каждого из К-разрядных вьгплслительных модулей и вторым

55 синхронизирующим выходом блока 2 управления соответственно. Вход 11 внешней синхронизации соединен с входом внешней синхронизации блока 2 управпения, выход останова которого соединен с выходом 12 останова арифметического расширителя, управляющий вход

13 которого соединен с управляющим входом блока 2 управления и управляющими входами блоков 3 и 4 управления первым и вторым параллельными сумматорами.

Первый последовательный вход 14 ариметического расширителя соединен с первым входом блока 3 управления первым параллельным сумматором, а второй. последовательный вход 15 устройства соединен с первым входом блока 4 управления вторым параллельным сумма- тором. Первая информационная входная шина 16 арифметического расширителя соединена с первыми информационными входами 17 каждого из К-разрядных вычислительных модулей 1, вторые информационные входы 18 которых соединены между собой и информационной входной шиной 19 арифметического расширителя, информационная выходная шина 20 которого соединена с первым и вторым информационными параллельнычи выходами блока согласования и с первым информационным выходом 21 каждого из К-разрядных вычислительных модулей, вторые информационные выходы 22 которых соединены между собой и второй информационной выходной шиной 23 арифметичес,кого расширителя.

Первые 24 и вторые 25 информационные последовательные выходы каждого из предыдущих К-разрядных вычислительных модулей соединены с первым 26 и вторым 27 информационными последовательными входами соответственно последующего К-разрядного вычислительного модуля, Третий информационный последовательный вход 28 каждого предыдущего К-разрядного вычислительного модуля соединен с третьим информационным последовательным выходом 29 последующего

К-разрядного модуля, Четвертый 30 и пятый 31 информационные последовательные выходы первого К-разрядного вычислительного модуля соединены с вторыми входами блоков 3 ti 4 управления первым

5 15663 и вторым параллельными сумматорами соответственно.

Шестой информационный последовательный выход 32 первого К-разрядного вычислительного модуля соединен с пас5 ледовательной входной информационной шиной блока 5 согласования, первая входная шина переносов которого соединена с вторым выходом 33 палажитель- 10 ного и отрицательного переносов первого К-разрядного вычислительного модуля, а вторая входная шина переносов блока 5 согласования соединена с первым выходом 34 положительного и отрицательного переносов первого К-разрядного вычислительного модуля.. Первый 35 и второй 36 входы положительного и отрицательного переносов кажцого предыдущего К-разрядного вычисли- 20 тельного модуля соединен с первым 34 и вторым 33 соответственно входами положительного и отрицательного переносов каждого последующего модуля. Первая и вторая информационные последовя- 25 тельные выходные шины блока 5 согласования соединены с первой 26 и второй

27 информационными последовательными входами первого К-разрядного вычислительного модуля, 30

Кроме того, арифметический расширитель содержит первый 37 и второй

38 блоки анализа, блок 39 начальной установки. Выход блока 3 управления первым параллельным сумматорам соеди35 нен с входной шиной сигналов управления параллельным сумматором второго блока 38 янялиэя, а выход блока 4 управления вторым параллельным сумматором соединен с входной шиной сигналов управления параллельным сумматором первого блока 37 анализа ° Выходная шина сигналов управления параллельным сумматором второго блока 38 анализа соединена с входам 40 упрявлечэ ния первым параллельным сумматором каждого К-разрядного вычислительнсга .модуля и первым и вторым инфарма данными входами блока 5 согласования, я выходная шина сигналов управления параллельным сумматором первого блока

37 анализа соединена с входом 41 управления вторым параллельным сумматором каждого К-разрядного вычислительного модуля и третьим и четвертым информационными входами блока согласования.

Входы знака делителя каждого блока 37 и 38 анализа соединены с выхо 1 6 дам знака блока 39 начальной устаноь ки, а входы режима блоков 37 и 38 ан, лиза соединены с вхоqoM 42 режима ус ройства.и входом режима блока 5 согла сования, первая входная шина переносов которого соединена с входом положит льнаго и отрицательного переносов блока 39 начальной установки. Вхацная шина блока логических элементов первогс блока 37 анализа соединена с первым выходом 34 положительного и отрицательного перекосов первого К-раэря т,— ного вычислительного модуля, а входная шина блока логических элементов второго блока 38 анализа соединена с выходом установки блока 39 начальной установки, выход занесения которого соединен с установочными входами 4l3 каждого из К-разрядных вычислительных модулей.

Обнуляющий вход блока 39 начальной установки соединен с обнуляющим выходом блока 2 управления, а синхронизирующий вход блока 39 начальной установки соединен с первым синхрониэирующим входом блока 5 сагласования. Вход начального занесения и первый и второй информационные входы блока 39 начальной установки соединены соответственна с выходам нячяльнсго занесения блока 2 упр вления, перьай информационной входной шиной 16 и второй информационной вхсдной шиной 19. Вход режима блока 2 управления соединен с входом

42 режима. Пятый информационный вход блока 5 согласования соединен с первой 1п формационной выходной шиной первого I(-ðÿçðÿäíoão вычислительного мадуля .

Каждый К вЂ” разрядный вычислительный модуль 1 (фиг, 21 содержит первый 44 и второй 45 параллельные сумматоры, первый 46 и второй 47 параллельные регистры, трет и 48, четвертый 49 н пятый 50 регистры, первый 51 и второй

52 вычнтятели. Причем информационный вход первого параллельного регистра

46 соединен с первы . информационным входом 17 К-разрядного вычислительнага модуля, упряьляющнй вход первого параллельного регистра 46 соединен с управляющим входом пятого регистра 50 н запускающим входом 36 К-разрядного вычислительнага модуля, а выход первого параллельного регистра 46 соединен с первым информационным входом первого параллельного сумматора 44 и вторым информационным входом второго

1566341 параллельного сумматора 45. Выходы первого и второго параллельных сумматоров соединены с первым информационным входом второго пйраллельного сумматора 45 и информационным. входом вто5 рого параллельного регистра 47 соответственно, выход второго параллельного регистра 47 соединен с вторым информационным входом первого параллель- п ного сумматора 44 и входной информационной шиной первого вычитателя 51, выход которого соединен с первым информационным выходом 21 К-разрядного вычислительного модупя, первый 26 и второй 27 информационные последовательные входы которого соединены с последовательными входами соответственно третьего 48 и четвертого 49 регист ров, обнуляющие входы которых соединены между собой, обнуляющим входом второго регистра 47 и обнуляющим входом 9 К-разрядного вычислительного модуля.

Первый синхронизирующий вход 10 25

К-разрядного вычислительного модуля соединен с входом синхронизации второго параллельного регистра 47, а второй синхронизирующий вход 8 К-разрядного вычислительного модуля соединен 30 с синхронизирующими входами пятого регистра 50 и третьего 48 и четвертого 49 регистров. Последовательный выход пятого регистра 50 соединен с третьим информационным последовательным выходом 29 К-разрядного вычислительного модуля, второй информационный вход 18 которого соединен с информационным входом пятого регистра 50, первый и второй выходы старшего раз- 10 ряда которого соединены с четвертым

30 и пятым 31 информационными последовательными выходами К-разрядного вычислительного модуля соответственно, вход 40 управления первым парал- 45 лельным сумматором которого соединен с управляющим входом первого параллельного сумматора 44, выход положительного и отрицательного переносов которого соединен с выходом 34 положительного и отрицательного переносов

К-разрядного вычислительного модуля.

Вход 41 управления. вторым параллельным сумматором К-разрядного вычислительного модуля соединен с уп-. равляющим входом второго параллельного сумматора 45, выход положительного и отрицательного переносов которого соединен с вторым выходом 33 положительного и отрицательного переносов К-разрядного модуля. Выход старmего разряда второго параллельного регистра 47 соединен с шестым информационным последовательным выходом 32

К-разрядного вычислительного модуля, второй информационный выход 22 которого соединен с выходом второго вычитателя 52, входная информационная шина которого соединена с выходом четвертого регистра 49 и выходом третьего оегистра 48, последовательные выходы которых соединены с вторым 25 и первым 24 последовательными выходами Кразрядного вычислительного модуля со ответственно.

Первый 35 и второй 36 входы положительного и отрицательного переносов

К-разрядного вычислительного модуля соединены с входами положительного и отрицательного переносов первого 44 и второго 45 параллельных сумматоров соответственно, а третий информационный последовательный вход 28 вычислительного модуля соединен с последовательным входом пятого регистра 50.

Кроме того, установочный вход 43 Кразрядного вычислительного модуля соединен с установочным входом второго параллельного регистра.

Первый 37 и второй 38 блоки анализа идентичны. Каждый из блоков анализа содержит (фиг. 3) узел 53 логических элементов и коммутатор 54. Причем входная информационная шина 55 каждого из блоков 37 и 38 анализа соединена с первым, вторым, третьим и четвертым входа-m узла 53 логических элемен .тов, Вход 56 знака делителя каждого блока анализа 37 и 38 соединен с входом знака числа узла 53 логических элементов, первый, второй, третий и четвертый выходы которого соединены с первьм, вторым, третьим и четвертым входами соответственно коммутатора

54„. пятый, шестой, седьмой и восьмой входы которого соединены с входной шиной 57 сигналов управления параллельным сумматором ° Вход 58 режима каждого из блоков анализа соединен с управляющим входом коммутатора 54, а первый, второй, третий и четвертый выходы коммутатора 54 соединены с выходной шиной 59 сигналов управления параллельными сумматорами блоков.

Блок 5 согпасования (фиг. 4) содержит первый 60, второй 61 и третий 62

9 156> 3 регистры, первый 63 1 второй 64 триггеры, первый 65, второй 66, третий

67 и четвертый 68 сумматоры-нычитатели и двухразрядный последовательный знакораэрядный сумматор 69, первый

5 вход которого соединен последовательной входной информационной шиной 70 блока 5 согласования. Первая входная шина 7.1 переносов блока 5 согласования соединена с первым информационным входом первого регистра 60, второй информационный вход которого соединен с второй входной шиной 72 переносов блока 5 согласования и с вторым входом двухразрядного последовательного знакоразрядного сумматора 69, третий, четвертый и пятый входы которого соединены с первым, вторым и третьим выходами первого регистра 60 соответственно, обнуляющий и синхронизируюший входы которого соединены с обнуляющим

73 и первым синхронизирующим 74 входами блока 5.

Первый, второй, третий и четвертый выходы двухразрядного последовательного знакоразрядного сумматора 69 соединены с первым, вторым третьим и четвертым информационными входами соотâåòñòâåííî âòîðîãî ðåãèñòðà 61, а вы- 30 ход значений промежуточного результата двухразрядного последовательного знакоразрядного сумматора 69 соединен с информационным входом второго. триггера 64, обнуляющий и синхронизирующий входы которого соединены с обнуля— ющим и синхронизирующим входами соответственно первого регистра 60 и обнуляющим и синхронизирующим нходами соответственно второго регистра 61. 40

Обнуляющий вход первого триггера 63 соединен с обнуляюшим входом третье- ° го регистра 62 и второго триггера 64, выход которого соединен с входом значений промежуточного Результата двух- 45 разрядного последовательного знакоразрядного сумматора 69 и первым входом третьего сумматора-вычитателя 67, Синхронизирующий вход первого триггера 63 соединен с синхронизирующим 50 входом третьего регистра 62 и вторым синхронизирующим входом 75 блока 5.

Выход первого триггера 63 соединен с первой входной шиной первого сумматора-вьгчитателя 65 и первым информационным входом третьего регистра 62, первый, второй, третий и четвертый выходы которого соединены с первой 76 и второй 77 соответственно информациоHHûìè i>îследовательными ныходньп«.и и янами блока. Второй информа цпонный вход третьего регистра 62 соединен с первой ву;одной шиной первого сумматора-вычитателя 65, претий и четвертый информационные вк.".пы третьего регистра 6 соединены с второй входной пп ной первого сумматора-нычптателя 65, которая также соединена с первым и третьим выходами трет(.его регистра

62, второй и четвертый; выходы которого соединены с перной входной шиной первого сумматора-нычитателя 65, выход которого соединен с первым информационным параллельным выходом

78 блока.

Информационный вход первого триггера 63 соединен с перво входной ппп ой второго сумматора-вычитателя 66, выход которого соединен с вторым информационным параллельным выходом 79 блока, Второй, третий и четвертый входы третьего сумматора-вычитателя 67 соединены с третьим, вторым и первым выходами соответственно первого регистра

60. Первый и второй входы четвертого сумматора-нычитателя соединены с вторым и первым выходами соответственно пе вого регистра.

Кроме того„ блок 5 содержит четвертый 8С и пятый 81 регистры, третий триггер 82, первый 83 и второй 84 мультиплексоры. Второй мультиплексор

84 имеет информационные входы с первого по четырнадцатый, а выходы — с первого по седьмой. Первый, второй, четвертый и шестой выходы второго мультиплексора 84 соединены с второй входной нп..ной второго сумматора-вычитателя 66, третий, пятый и седьмой выходы второго мультиплексора 84 соедиьены с первой входной шиной второго сумматора-вычитателя 66, первый, второй, третий и четвертый выходы первого мультиплексора 83 соединены с третьим, вторым и четвертым входами третьего регистра 62 и информационным входом первого триггера 63 соответственно, Обнуляющие входы четвертого 80, пятого 81 регистров и третьего триггера 82 соединены ме)щу собой и обнуляющим входом 73 блока согласования, а синхронизирующие входы четвертого

80 и пятого 81 регистров и третьего триггера 82 соединены между собой и первым синхронизирующим входом 74 блока 5. Входы управления первым 83 и вторым 84 мультиплексорами соедине1 низирующий вход регистра 93 начальной установки второго блока анализа соединен с синхронизирующим входом 97 блока 39 начальной установки. Второй информационный вход 102 блока 39 начальной установки соединен с вторым входом элемента И 90 и вторым входом элемента И 91, выход которого соеди" нен с вторым входом регистра начальной установки второго блока анализа, Вход 98 положительных и отрицательных переносов блока соединен с третьим входом регистра 93 начальной установки второго блока анализа, выход котоpox î соединен с выходом 99 установки блока. 39 начальной установки, выход

100 знака которого соединен с выходом триггера 92 знака делителя. Выход элемента И 90 соединен с. выходом 101 занесения- блока 39 начальной установки.

Блок 2 управления (фиг. 6) содержит первый 103 и второй 104 элементы задержки, триггер 105 управления, генератор 106 импульсов, коммутатор

107, счетчик 108 импульсов и формирователь 109 импульсов, выход которого соединен с обнуляющим входом счетчика

108 импульсов и обнуляющим выходом

110 блока 2 управления. Выход счетчика 108 импульсов соединен с выходом

111 останова. блока и с обнуляющим входом триггера 105 управления, выход которого соединен с управляющим входом генератора 106 импульсов„ выход которого соединен с первым информационным входом коммутатора 107, выход которого ".оединен со счетным входом счетчика 108 импульсов, входом второго элемента 104 задержки и первым синхронизнрующим выходом 112 блока 2.

Второй синхронизирующий выход 113 и запускающий вход 114 блока 2 соединены с выходом второго элемента 104 задержки и входом формирователя 109 импульсов соответственно. Вход 115 внешней синхронизации и управляющий вход 116 блока соединены с вторым информационным и управляющим входами коммутатора 107 соответственно, Выход первого элемента 103 задержки соединен с установочным входом триггера

105 управления.

Кроме того, блок 2 управления содержит третий элемент 117 задержки и узел 118 совпадения, Вход третьего элемента 117 задержки соединен с выходом формирователя 109 импульсов, а

ll

1 56634 )2 ны между собой и вхоДом режима блока

5. Первый 85, второй 86, третий 87 и четвертый 88 информационные входы блока 5 соединены с первым, вторым, третьим и четвертым информационными входами четвертого регистра 80, первый, второй, третий и четвертый выходы которого соединены с первым, вторым, третьим и четвертым информационными входами пятого регистра 81.

Первый, второй, третий, четвертый, пятый и шестой информационные входы нервого мультиплексора 83 соединены с первым, вторым, третьим и четвертым выходами второго регистра 61 и первым и вторым выходами пятого регистра 81. Третий выход пятого регистра 81 соединен с информационным входом третьего триггера 82 и первым 20 информационным входом второго мультиплексора 84. Седьмой и восьмой входы первого мультиплексора 83 соединены с выходом третьего триггера 82 и четвер— тым выходом пятого регистра 81 соот- 25 ветственно. Первый, второй, третий и четвертый выходы четвертого регистра

80 соединены с вторым, третьим, четвертым и пятым соответственно входами второго мультиплексора 84. Первый и 30 второй входы четвертого регистра 80 соединены соответственно с шестым и седьмым входами второго мультиплексо-, ра 84 Восьмой, девятый, десятый, одиннадцатый и двенадцатый входы вто35 рого мультиплексора 84 соединены с первым, вторым и третьим выходами третьего сумматора-вычитателя 67 и пер.вым и вторым выходами четвертого сумматора-вычитателя 68 соответственно. 40

Тринадцатый вход второго мультиплексора 84 заземлен, четырнадцатый вход второго мультиплексора 84 соединен с пятым информационным входом 89 блока

5 согласования.

Блок 39 начальной установки (фиг,5) содержит элементы И 90 и 91, триггер

92 знака делителя, регистр 93 начальной установки второго блока анализа.

Первый вход регистра 93 соединен с первым входом триггера 92 знака делителя и с обнуляющим входом 94 блока, первый информационный вход 95 которо-" го соединен с вторым входом триггера 92 знака делителя третий вход которого соединен с первым входом элемента И 90, входом 96 начального занесения блока 39 начальной установки и первым входом элемента И 91. Синхро—

41

14 ления, поступающие значения д елн т1лв параллельном дополни-;ельном коде преобразуются в параллельный зиакора зрядный код Бута с помощью монтажногc соединения, а занесение делимого сра— зу же происходит в параллельном знакор,"эрядном коде, Далее, н блоке 2 управления чере время, обусловленное задержко11

31 распространения импульса через третий 117 и первый 103 элементы задержки и временем срабатывания триггера

105 управления„ производится запуск генератора 106 импульсов, с синхронизирующего выхода которого через коммутатор 10? на вход счетчика 108 импульсов поступает синхронизирующая серия импульсов с периодом Тд,1 Эта же серия импульсов поступает на первый синхронизирующий выход 112 и через второй элемент 104 задержки (>z) на. второй синхронизирующий выход 113 блока

2 управления устройством. При этом

"31 см1 Том ТБЯ и

Ц 31 Р1>

I „ Ie Т 1 и Т с — время срабатывания первого и второго параллельных сумматоров К-разрядного вычислительного модуля, время срабатывания обоих блоков аналиТ за; время срабатывания второго регистра 47 кажцого К-разрядного вычислительного модуля.

Таким образом, процесс вычисления осуществляется следующим образом. На первом шаге осуществляется процесс нахождения частичного остатка и определения первых двух цифр частного путем суммирования либо вьГ1нтания делителя из делимого первым н вторым параллельными сумматора1п1 К-разрядного вычислительного модуля, которое производится под управлением сигналов, поступающ11х с выхода первого 37 и второго

38 блоков анализа, На первом параллельном сумматоре 44 происходит вычитание делителя из сдвинутого делимого, записанного на втором регистре 47. Во втором параллельном сумматоре 45 так! ",663 выход — с входом первого элемента 103 задержки и первым входом узла 118 совпадения, второй вход которого соединен с входом 119 режима блока 2 управления, а выход — с выходом 120 начального занесения блока 2.

Работу арифметического расширителя рассмотрим для случая выполнения операции деления (работа при умноже1О нии аналогична работе известного расширителя).

Вначале выбирается режим работы, для чего на управляющий вход 13 и вход режима 42 подаются соответствую15 щие сигналы. Работа начинается с подачи на запускающий вход 6 единичного импульса произвольной длительности.

При поступлении этого импульса на запускающий вход 114 блока 2 управления, 20 который является входом формирователя 109 импульсов блока 2 управления, формирователь импульсов вырабатывает отрицательный импульс, по которому производится установка в "0" второго 75

47, третьего 48 и четвертого 49 регистров в каждом К-разрядном вычислительном модуле 1, первого 60, второго

61, третьего 62, четвертого 80 и пятого 81 регистров и первого 63, второго 3р

64 и третьего 82 триггеров блока 5 согласования, счетчика !08 импульсов блока 2 управления, триггера 92 знака делителя блока 39 начальной установки и регистра 93 начальной уста35 нонки первого блока анализа блока

39 начальной установки ° Запись делителя производится в первый регистр 46 К-разрядных вычислительных модулей Г1О 11ереднему фрое1ту 4р запускающего импульса. Запись делимого производится во второй регистр 47 вычислительных модулей по совпадению сигналон кода операции (деление) и переднему фронту задержанного третьим элементом 1!7 задержки выходного импульса формирователя 109 импульсов блока 2 управленпя. Кроме того, по этому же сигналу производится занесение начальных условий в регистр 93 на-50 чальной установки второго блока 38 анализа блока 39 начальной установки, которые представляют собой значения старших разрядов делимого, поступающих с второй информационной входной шины 9. Ввиду того, что вычнсле1Гня на параллельных сумматорах К-разрядных вычислительных модулей производятся в знакоразряднои системе счис16 ны все цифры результата, по две цифры на каждом такте вычисленчй.

После каждой вычислительной итерации (шаг) с выходов блоков 37 и 38 анализа в блок 5 согласования поступает очередная пара цифр r; а вр втором параллельном регистре 47 К-разрядных вычислительных модулей записывается значение частичного остатка. !!

После первых четырех тактов на nep-.îé 76 и второй 77 информационных последовательных выходных шинах блока согласования появляются две старшие цифры результата, которые поступают в третий 48 и четвертый 49 регистры первого К-разрядного вычислительного модуля 1(1), причем в первый из них поступают четные разряды результата, а во второй. — нечетные. Поступление первых двух цифр на последовательные выходные шины блока согласования происходит через четыре такта благодаря наличию последовательного ряда регистров

80 и 81 и триггера 82 (буферного регистра) в блоке 5 согласования. Буферный регистр служит для согласования индексов переменных в режимах умножения и деления, Перед каждым циклом вычислений буферный регистр следует обнулять. По прошествии 1 шагов, где 1 = К и/2, в регистрах 48 и 49 вычислительных модулей будут сформированы старшие разряды результата А, А, A>,,A <<< (для четных разрядов) и А„, А, А,...,А zt, (для нечетных разрядов). Оставшиеся старшие разряды результата формируются на первом

78 и втором 79 информационных выходах блока 5 согласования,а разряды остатка — на первом 21 и втором 22 информационных выходах вычислительных модулей„ Преобразование избыточного кода в дополнительный осуществляется путем выполнения операции А . — А

1 на вычнтателях 51 и 52 вычислительных модулей и сумматорах-вычитателях 65 и

66 блока. 5 согласования. Причем для получения дополнительного кода на втором информационном параллельном выходе 79 блока 5 согласования осуществляется предварительное суммирование на третьем 67 и четвертом 68 сум маторах-вычитателях блока 5 согласования, сгруппированных с соответствующими весами, как положительных,- так и отрицательных цифр с учетом формирования возможных при этом переносов, 156634 же происходит вычитание сдвинутого результата после первого сумматора и поступающего с первого регистра делителя. Работа параллельных сумматоров 44 и .45 осуществляется под управ5 лением сигналов, поступающих с выходов первого 37 и второго 38 блоков анализа (в режиме умножения блоки анализа пропускают без преобразования сигналы управления параллельными сумматорами с выходов блоков управления первым и вторым параллельными сумматорами, так же как в известном расшири— теле) .

В режиме деления в блоках 37 и 38 анализа формируются сигналы r; управления параллельными сумматорами К-разрядных вычислительных модулей, являющиеся одновременно цифрами частного 20

r., поступакицими на вход блока сог1 ласования. Цифры частного формируются узлом 53 логических элементов в блоках 37 и 38 анализа по старшим разрядам а+, à,, a+, а, векторов, находя- 25 щихся в первом 44 и втором 45 сумматорах вычислительных модулей соответственно таблицам логики (табл. 1 и 2) с учетом знака делителя В ° Цифры частного r. поступают на вход блока сог - 3О

1 ласования, с появлением первого импульса из синхронизирующей серии во втором параллельном регистре 47 К-разрядного вычислительного модуля записывается первое значение частично- 35 го остатка.

Цифры частного r. (r+, r, r+„, r,) поступают на первый, второй, третий и четвертый информационные входы блока 5 согласования, В режиме деления 4О цифры частного поступают на вход буферного регистра, состоящего из чет— вертого 80 и пятого 81 регистров и триггера 82, а далее на входы первого мультиплексора 83, а также на входы второго мультиплексора 84 блока 5 согласования, Запись в третий регистр

62 блока 5 согласования производится по синхронизирующей серии, поступающей с второго синхронизирующего выхода

113 блока 2 управления устройством.

Дальнейшая обработка цифр частного в блоке 5 согласования аналогична процессу умножения °

После поступления каждого следующе- 55 го тактового импульса с первого и второго синхронизирующих выходов блока 2 управления процесс повторяется до тех пор, пока не будут сформирова17

1 5663

В качестве иллюстрации функционированин блока 5 согласования рассмотрим операнды на некоторых входах блока 5 согласования после выполнения К шагов вычислениИ. В случае выполнения опера- 5 ции умножения на последовательноф . входной информационной шине 70 А,, на второй входной шине 72 переносов

Ф +

P;„, P;„, Hà ервaH o H rI » e

+ l0 переносов P >-,, где первый индекс й5( при переменнои указывает разряд ретзультата, а второй — номер параллельного сумматора К-разрядного вычислительного модуля. В режиме деления на l 5 первом, втором, третьем и четвертом информационных входах — соответственно цифры результата r q, r 4, rq5, + г25 Следует учитывать, что каждый регистр и триггер вносят задержку на 20 такт в индексации переменных. На первом, втором, третьем и четвертом выходах двухразрядного последовательного знакоразрядного сумматора 69 в режиме умножения — соответственно Z << 25

Z „, Z q Z, а HB выходе Второго триггера 64 Z, а на выходах третьего 67 и четвертого 68 сумматороввычитателей — соответственно А, А, А 5, А 1, А 5„.

После 1 итераций с выхода счетчика

108 импульсов поступает импульс на обнуляющий вход триггера 105 управления, который запрещает формирование синхронизирующих импульсов генератора 106 импульсов,. Е1а первой 20 и второй 23 информационных выходных шинах формируется результат операции деления.

45

Формула изобретения

Арифметический расширитель, содержащий блок управления, блок управления первым параллельным сумматором, блок управления вторым параллельным сумматором, блок согласования, и Кразрядных вычислительных модулей, причем в состав блока управления входят первьг и второй элементы задержки, триггер управления, генератор импульсов, коммутатор, счетчик импульсов и. формирователь импульсов, выход которого соединен с обнуляющим входом счетчика импульсов и обнуляющим выходом блока управления, выход останова кото- рого соединен с выходом счетчика им-. пульсов и с обнуляющим входом тригге-. ра управления, установочный вход и выход которого соединены соответственно с выходом первого элемента задер-: ÷ и входом генератора импульсов, выход которого соединен с первым информационным входом коммутатора, выход которого соединен со счетным входом счетчика импульсов, вхздом второго элемента задержки и первым синхронизирующим выходом блока управления, второй синхронизирующий выход и запускаюпВ и вход которого соединены с выходом второго элемента задержки и входом формирователя импульсов соответственно, а вход внешней синхронизации и управляющий вход блока управления соединены с вторым информационным и управляющим входами коммутатора соответственно, блок согласования содержит первый, второй и третий регистры, первый, второй триггеры, первый, второй, третий, чет-вертый сумматоры-вычитатели и двухразрядный последовательньп=: знакоразрядный сумматор, первый вход которого соединен с последовательной входной информационной шиной блока согласования, первая входная шина переносов которого соединена с первым информационным входом первого регистра, второй информационный вход которого соединен с второй входной шиной переносов блока согласования, которая также соединена с вторым входом двухразрядного последовательного знакоразрядного сумм;.тора, третий, четвертьп и пятый входы которого соединены с первым, вторым, третьим выходами соответственно первого регистра, обнуляющий и синхронизирующий входы которого соединены с обнуляющим и первым синхронизирующим входами блока согласовавия, а первьп|, второй, третий и четвертый выходы и выход значении промежуточного результата двухразрядного последовательного знакоразрядного сумматора .соединены с первым, вторым, третьим и четвертым информационным входами второго регистра и информационным входом второго триггера соответственно, обнуляющпй и синхронизирующий входы которого соединены с обнуляющим и синхронизирующим входами соответственно первого регистра и обнуляющим, синхронизирующим входами соответственно второго регистра, а обнуляющий вход первого триггера соединен с обнуляющим входом третьего регистра и второго триггера, выход которого соединен с входом значений; промежуточного результата двухразряд156б34

19 ного последовательного энакоразрядного сумматора и первым входом третьего сумматора-вычитателя, причем синхронизирующий вход первого триггера соединен с синхрониэирующим входом

5 третьего регистра и вторым синхрониэирующим входом блока согласования, а выход первого триггера соединен с первой вход1»ой шиной первого сумматора-вычитателя и первым информационным входом третьего регистра, первый», второй, третий и четвертый выходы которого соединены с первой и второй соответственно информационными последовательными выходными шинами блока согласования, а второй информационный вход третьего регистра соединен с пер",ой входной шиной первого сумматоравычитателя, третий и четвертый инфор- 20 мационные входы третьего регистра соединены с второй входной шиной первого сумматора-вычитателя,.которая также соединена с первым и третьим выходами третьего регистра, второй и четвер-25 тый выходы которого соединены с первой гходной шиной первого сумматоравычитателя, выход которого срединен с первым информационным параллельным выходом блока, а информационный вход gp первого триггера соединен с первой входной шиной второго сумматора-вычитателя, выход которого соединен с вторым информационным параллельным выходом блока, причем второй, третий и четвертый входы третьего сумматоравычитателя соединены с третьим, вторым и первым выходами соответственно первого регистра, а первый и второй входы четвертого сумматора-вычитателя 4О соединены с вторым и первым выходами соответственно первого регистра, кроме того,обнуляющие входы всех и К-разрядных вычислительных модулей соединены между собой, с обнуляющим выхо- 4> дом блока управления и с обнуляющим входом блока согласования, первый синхронизирующий вход которого соединен с первым синхронизирующим выходом блока управления и первыми синхронизирующими входами всех К-разрядных вычислительных модулей, вторые синхронизирующие входы которых соединены между собой, вторым синхронизирующим входом блока согласования и вторым синхронизирующим выходом блока управления, запускающий вход которого соединен с запускающими входами всех Кразрядных вычислительных модулей и

1 20 запускающим входом арифметического расширителя, вход внешней синхронизации которого соединен с входом внешней синхронизации блока управления, управляющий вход к<:орого соединен с управляющими входами блоков управления первым и вторым параллельными сумматорами и с управляющим входом арифметического расширителя, а выход останова которого соединен с выходом останова

;блока управления, причем первый и второй последовательные входы арифметйческого расширителя соединены с первыми входами блоков управления первым и вторым соответственно параллельными сумматорами, первая и вторая информационные входные шины арифметического расширителя соединены с первым и вторым информационными входами всех Кразрядных вычислительных модулей, первый и второй информационные последовательные входы первого К-разрядного вычислительного моцуля соединены с первой и второй информационными последовательными выходными шинами блока согласования, первый и второй информационные параллельные выходы которого соединены с первой информационной выходной шиной арифметического расширителя, которая соединена с первыми информационными выходами всех К-разрядных вычислительных модулей, вторые информационные выходы которых соединены с второй информационной выходной шиной арифметического расширителя, первый и второй информационные последовательные входы каждoro последующего Кразрядного вычислительного модуля соединены с первым и вторым информационными последовательными выходами соответственно предыдущего К-разрядного вычислительного модуля, третий информационный последователь»»ь»й выход каждого последующего К-разрядного вычислительного модуля соединен с третьим информационным последовательным входом предыдущего К-разрядного вычислительного модуля, четвертый и пятый информационные последовательные выходы первого К-разрядного вычислительного модуля соединены с вторыми входами блоков управления пери,м и вторым параллельными сумматорами соответственно, а шестой информационный последовательный вымок первого К-разрядного вычислительного «дуля cîåäèнея с последовательной » копной информаци— онной шиной блока сопла«о».п» ия, пер22

l> ». ) л 1

2! »5 вая и вторая входные шины переносов которого соединены с вторыи" и первым выходами положительного и отрицательного переносов первого К-разрядного вычислитель»»ого модуля соответственно, а первые и вторые входы положительного и отрицательного переносов каждого предыдущего модуля соединены с первым и вторым соответственно выходами положительного и отрицательного переносов последующего модуля, входы управления первым и вторым параллельными сумматорами первого Кразрядного вычислительного модуля соединены с входами управления первым и вторым соответственно параллельными сумматорами. всех К-разрядных вычислительных модулей о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей в части обеспечения операции деления, он содержит первый и второй блоки анализа, каждый из которых состоит из узла логических элементов и коммутатора, причем входная шина узла логических элел»ентов каждого из блоков анализа соединена с первым, вторым, третьим и четвертым входами узла логических элементов, вход знака числа которого соединен с входом знака делителя блока, а первый, второй, третий и четвертый выходы узла логических элементов соединены с первым, вторым, третьим и четвертым входами коммутатора соответственно, пятый, шестой, седьмой, восьмой входы которого соединены с входной шиной сигналов управления параллельным сумматором блока, вход ре-. жима которого соединен с управляющим входом коммутатора, первый, второй, третий и четвертый выходы которого . соединены с выходной шиной сигналов управления параллельными сумматорами блока, блок начальной установки, состоящий из первого и второго элементов

И, триггера знака делителя, регистра начальной установки второго блока анализа, -,;ервый вход которого соединен с первым входом триггера знака делителя и с обнуляющим входом блока начальной установки, первый информационный вход которого соединен с вторым входом триггера знака делителя, третий вход которого соединен с первым входом первого элемента И, входом начального занесения блока начальной установки и первым входом второго элемента И, выход которого соединен с вторым входом регистра начал» н".." тановки второго блока анализа, сннхрониэирующий вход которого соединен с синхрониэирующим входом блока начальной установки, вхоп положительных и отрицательных пер носов которого соединен с третьим входом регистра начальной установки второго блока анализа, выход которого соединен с выходом установки блока начальной установки, выход знака которого соединен с выходом триггера знака делителя, а выход первого элемента И соединен с выходом занесения блока, начальной установки, второй информационный вход которого соединен с вторым входом первого элемента И и вторым входом второго элемента И, а блок согласования

39 дополнительно содержит четвертьп», пятьп» регистры, третий триггер, первый и второй мультиплексоры, причем второй мультиплексор имеет информационные входы с первого по четырнадцатьп»

25,и выходы с первого по седьмой, первый, второй, третий и четвертьп», пятый, шестой, седьмой, восьмой информационные входы первого мультиплексора соединены с первым, вторым, третьим и четвертым выходами второго регистра, первым, вторым выходами пятого регистра, выходом третьего триггера и чет-. вертым выходом пятого регистра состBBTcTBpFIHo, обнуляющий вход которсго

35 соединен с обнуляющими входами третье-. го триггера, четвертого регистра F» обнуляющим входом блока согласования, первый синхронизирующий вход которого соединен с синхронизнрующими входами четвертого, пятого регистров и синхронизирующим входом третьего триггера, информационный вход которого соединен с первым информационным входом второ— го мультиплексора и с третьим выха4- дом пятого регистра, первый, второй, третий и четвертый информационные входы которого соединены соответственно с вторым, третьим, четвертым, пятым информационными входами второго мультиплексора и первым, вторым, третьим и четвертым выходами четвертого ре гистра, первый, второй, третий и четвертый информационные входы которого соединены с первым, вторым, третьим и четвертым информационными входами блока согласования соответственно, первый и второй информационные входы которого соединены с шестым и седьмьп» информационными входами второго

Таблица 1

Коды входных сигналов Коды выходных сигналов блока логических зле- блока логических элементов ментов

+ ао а0

r r r

0 0 0

0 1 1

1 0 1

0 1 1

1 0 1 а+ а, 0(1) 0(1) 0(1) 0(1)

1 0 у0 1

0 (1) 0(1) 1 0

О(I ) 0(1) . 0

1 При

0 В)0

0

23 156634 мультиплексора, восьмой, девятый» десятый, одиннадцатый и двенадцатый информационные входы которого соединены с первым, вторым, третьим выходами третьего сумматора-вычитателя, первым, вторым выходами четвертого сумматора-.вычитателя соответственно, тринадцатый информационный вход второго мультиплексора соединен с шиной нуля, четырнадцатый информационный вход второго мультиплексора соединен с пятым информационным входом блока согласования, вход режима которого соединен с входами управления первого и второго мультиплексоров, первый, второй, четвертый, шестой и третий, пятый, седьмой выходы второго мультиплексора

=оединены с .второй и первой входной шинами соответственно второго сумма- 20 тора-вычитателя, а первый, второй, третий и четвертый выходы первого мультиплексора соединены-с третьим, вторым, четвертым информационными входами третьего регистра и информа- 25 ционным входом первого триггера соответственно, блок управления дополнительно содержит третий элемент задержки и узел совпадения, причем вход третьего. элемента задержки соединен gp с выходом формирователя импульсов, а выход соединен с входом первого элемента задержки и с первым входом узла совпадения соответственно, второй вход которого соединен с входом режима блока управления, а выход узла сов35 падения соединен с выходом начального занесения блока управления, который соединен с входом начального занесения блока начальной установки, первый 40 иНформационный вход которого соединен с первой информационной шиной арифме- . тическопо расширителя, вторая информационная шина которого соединена с вто1 24 рым информационным входом блока начальной установки, обнуляющий, синхронизирующий входы и вход положительного и отрицательного переносов которого соединены с обнуляющим, первым синхронизирующим выходами блока управления и первой входной шиной переносов блока согласования соответственно, а выход занесения блока начальной установки соединен с установочными входами всех К-разрядных вычислительных модулей, выход знака начальной установки соединен с входами знака делителя обоих блоков анализа, а выход установки блока начальной установки соединен с входной информационной шиной второго блока анализа, входная информационная шина первого блока анализа соединена с первым выходом положительного и отрицательного переносов первого К-разрядного вычислительного модуля, входы управления вторым и первым параллельными сумматорами которого соединены с третьим н четвертым, первым и вторым соответственно информационными входами блока согласования и с выходными шинами сигналов управления параллельными сумматорами первого и второго соответственно блоков анализа, входные шины сигнала управления параллельными сумматорами которых соединены с выходами блоков управления вторым и первым параллельными сумматорами соответственно входы режима обоих блоков анализа соединены между собой, с входом режима арифметического расширителя, входом режима блока управления и входом рейма блока согласования, а пятый информационный вход блока согласования соединен с первой информационной выходной шиной первого К-разрядного вычислительного модуля.

1566341

Т а о л и ц,й 2

Коды входных сигналов .Коды выходных с. гналав блока логических зле- блока логических элементов ментов а а, а+ à-, r r- ri

0(1)

0

0(1)

0(1) 0(1) 0(1) 0 (1)

0 +

+ +

0(1) 1 0

0(1) 0 ) 0 0 0

1 0 1

0 1 1

1 0

0 1 1 I

0 ПРн

0 Вс0

1566341

71

73

7ф

И

87

1566:341

17Ю

4б

ze,ãç

Составитель В. Березкин

Техред М,Ходанич Корректор М, Самборская

Редактор В. Петраш

Заказ 1221 Тираж 562 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101