Устройство для умножения

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении быстродействующих устройств умножения. Цель изобретения - повышение быстродействия при умножении малоразрядных чисел. Новым в устройстве, содержащем регистры множимого 1 и множителя 7, сумматоры утроенного множимого 2, коммутатор 3, сумматор 4, дешифратор 8 и триггер переноса 9, является введение блока элементов И 6, регистра 5 результата, элемента И 11 и триггера 10 окончания цикла умножения, что позволяет устранить холостые такты умножения в случае, когда количество тактав умножения не меняется при количестве значащих разрядов множителя меньшим, чем количество разрядов регистра множителя. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

as SU (ш (51)5 g 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТ

К A ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4487296!24-?4 (22) 28,09.88 (46) 15,06,90. Бюл. У 22 (71) Специальное конструкторское бюро "Кибернетика" с опытным производством Института кибернетики

АН АЗССР (72),Т,Р, Гусейнов, В.Ф.Эфендиев, Ч.М. Гамзаев и P.Р.Гусейнов (53) 681.325 (088.8) (56) Карцев М.А., Брик В.А, Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981, с. 173-174, рис. 4,3.1, {54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и мо ет быть использовано при построе2 нии быстродействующих устройств умножения. Цель изобретения — повышение быстродействия при умножении малоразрядных чисел. Новым в устройстве,содержащем регистры множимого 1 и мно" жителя 7, сумматоры утроенного множимого 2, коммутатор 3, сумматор 4,дешифратор 8 и триггер переноса 9,является введение блока элементов И б,регистра 5 результата, элемента И 11 и триггера 10 окончания цикла умножения, что позволяет устранить холостые такты умножения в случае, когда количес тв о т акт ов умножения не меняется при количестве значащих разрядов множителя меньшим, чем количество разрядов регистра множителя,l ил Е

1571580

Изобретение относится к автоматик и вычислительной технике и может ать использовано при построении быстродействующих устройств умножения, Целью изобретения является повьппеИИе быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство умножения содержит 1О регистр 1 множимого сумматор 2 ут1

s роенного. множимого, коммутатор 3, умматор 4, регистр 5 результата, ок 6 элементов И,регистр 7 ьа ожи"

yeast, дешифратор 8, триггер 9 пере оса, триггер 10 окончания цикла ум ожения, элемент И 11, вход 12 множи ого устройства, вход 13 множителя, выход 14 результата умножения, управю яющий вход 15 устройства.. 2О

В частном случае сумматор 2 утроенного множимого содержит блок 16 умножения множимого на три, регистр

II7 утроенного множимого и первый 18 и второй !9 входы записи. 25

Получение в нем утроенного множимого осуществляется путем записи мнофимого в регистр 17 со сдвигом влево

1па два разряда (умножение на 4), gaлее учетверенное значение множимого ЗО с выхода регистра 17 и значение мно1кимого с входа 12 устройства поступаЮт иа входы блока 16 умножения, на выходе которого получается утроенное его значение, которое вновь записы- 35 вается в регистр 17.

Алгоритм работы устройства совпа дает с алгоритмом работы прототипа.

Если множитель имеет число значащих разрядов меньше, чем количество 4О разрядов регистра 7, то после того, как все значащие разряды регистра 7 станут равными О, на выходе элемента

И 1 1. пОЯВитсЯ .единичныи сигнал у котО рый установит в единичное состояние триггер 10 окончания цикла умножения, который на своем выходе вырабатывает сигнал, означающий конец умножения, который поступает на выход "Конец умножения" устройства, Одновре- 5О менно с выхода триггера 10 окончания цикла умножения сигнал поступает на вход блока 6 элементов И, который на своем выходе вьщает сигнал,содержащий результат умножения, Все регистры и.триггеры перед началом паботы устройства устанавливаются в нулевое с остояние.

Формул а изобретения

Устройство для умножения, содержащее регистр множимого, сумматор утроенного множимого, коммутатор, сумматор, регистр множителя, триггер переноса и дешифратор, первый выход которого соединен с информационным входом триггера переноса, выход которого соединен с управляющим входом дешифратора, информационные входы которого соединены с выходами трех младших разрядов регистра множителя, информационный вход которого соединен с входом множителя устройства, вход множимого которого соединен с информационным входом сумматора утроенного множимого и регистра множимого,выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом сумматора утроенного множимого, а выход — с информационным входом сумматора, выход переноса которого соединен с входом переноса сумм ат ор а, в т ор ой в ыход деши фр ат ор а соединен с управляющим входом коммутатораа, первый и второй входы з аписи устройства соединены соответственно с первым и вторым управляющими входаMB сумматора утроенного множимого, о тли ч ающее с я тем, что, с целью повьппения быстродействия при умножения малоразрядных чисел, в него введены элемент И, регистр результата, блок элементов И и триггер окончания цикла умножения, установочный вход которого соединен с установочным входом триггера переноса и входом "Начало умножения" устройства, выход "Конец умножения" которого соединен с выходом триггера окончания цикла умножения и первыми входами элементов И блока, вторые входы которых соединены с выходами соответствующих разрядов регистра результата, информационный вход которого соединен с выходом сумматора, а вход записи— с управляющим входом устройства и входом записи регистра множителя, инверсные выходы старших разрядов которого соединены с входами элемен H И,