Устройство для функционального контроля цифровых схем

 

Изобретение относится к вычислительной технике и может быть использовано для функционально-динамического контроля цифровых схем, а также для управления любым быстродействующим процессом. Целью изобретения является повышение эффективности контроля, что достигается путем повышения эффективности использования узлов памяти заданного объема и сокращения времени контроля. Устройство для функционального контроля цифровых схем содержит N+1 блоков-процессоров 1.1-1.N, блок 2 управления, блок 3 компараторов, генератор 4 тактовых импульсов, электронно-вычислительную машину 5, объект 6 контроля. Функциональные схемы блок-процессоров, блока управления и генератора тактовых импульсов приведены в описании изобретения. 2 з.п.ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1583884

А1 (51)5 G 01 К 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4289266/24-21 (22) 27.07.87 (46) 07.08.90. Бюл. К - 29 (71) Научно-производственное объединение "Автоматика" (72) В.П. Богер, Ю.А. Соловьев и А.И. Верба (53) 621.317,79 (088.8) (56) Автоматизированная система параметрического и функционального динамического контроля ЦИС вЂ” Приборы и системы управления, 1986, М 9, с. 16-18.

Заявка Японии М 60-37902, кл. G 01 R 31/28, 1985. (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ ЦИФРОВЫХ СХЕМ (57) Изобретение относится к вычислительной технике и может быть ис2 пользовано для функционально-динамического контроля цифровых схем, а также для управления любым быстродействующим процессом. Целью изобретения является повышение эффективности контроля, что достигается путем повышения эффективности использования узлов памяти заданного объема и сокращения времени контроля. Устройство для функционального контроля цифровых схем содержит n + 1 блоков-процессоров 1.1-1.п, блок 2 управления, блок

3 компараторов, генератор 4 тактовых импулbсов, электронно-вычислительную машину 5, объект 6 контроля. Функциональные схемы блок-процессоров, бло-. ка управления и генератора тактовых @ импульсов приведены в описании изобретения. 2 s.ï ° ф-лы, 5 ил.

1583884

Изобретение относится к вычислительной технике и может быть использовано для функционально-динамического контроля цифровых схем, а также . для управления любыми быстродействующими процессами.

Цель изобретения — повышение эффективности контроля эа счет повышения эффективности использования узлов памяти заданного объема и сокращение времени контроля.

На фиг.l изображена структурная схема устройства для функционального контроля цифровых схем; на фиг.2.-4 структурные схемы блоков-процессоров, блока управления, генератора тактовых импульсов соответственно", на фиг.5 — временные диаграммы работы устройстна, Устройство содержит и Ф 1 блоковпроцессоров 1.1-1.n+I, блок 2 управления, блок 3 компараторов, генератор 4 тактовых импульсов, электронно-вычислительную машину (ЭВМ) 5, объект 6 контроля. Каждый блок-процессор 1.1 †.n+I (фиг,2) содержит первый 7, второй 8 и третий 9 блоки памяти, первый 10, второй 11 и .третий 12 буферные регистры, вычислительное устройство 13, четвертый буферный регистр 14, дешифраторы адре-.. са 15 и команд 16, регистр 17 команд.

Каждый из блоков 2.1-2.3 блока 2 управления (фиг.3) содержит счетчик

18 текущего адреса, запоминающий блок 19 начального адреса, счетчик

20 глубины цикла, запоминающий блок

21 глубины цикла, счетчик 22 количества циклов, запоминающий блок 23 количества циклов, счетчик 24 адресов, дешифраторы адреса 25 и команд

26, регистр 27 команд, элемент ИЛИ

28, первый 29 и второй 30 элементы

И, мультиплексор 31.

Генератор 4 тактовых импульсов предназначен для тактиронания блоковпроцессоров 1.1...1.n+1, блоков управления 2 и компараторов 3 и содержит дешнфраторы адреса 32, и команд 33, регистр 34 команд, первый

35, второй 36 и третий 37 одинаковые программируемые перестраиваемые формирователи тактовых последовательностей, кварцевый генератор 38„.программируемый перестраиваемый формиро-,. ватель 39 тактовых последовательностей и программируемый формирователь

40 тактовых последонатепьностей.

55,мяти соединены с соответствующими входными шинами первого 10, второго

11 и третьего 12 буферных регистров, выходными шинами соединенных с соотнетствующими входными шинами вычислительного устройства 13, выходная шина которого соединена с входной шиной четвертого буферного регистра !

4, выходной шиной соединенного с блоком 3 компараторон и с второй входной шиной буферного регистра

10. Дешифратор 15 адреса входной шиной соединен с ЭВМ 5, а выходом — с входом дешифратора 16 команд, входная шина которого соединена с ЭВМ 5, а выходная — с входной шиной регистра 17 команд, предназначенного для

Выходные шины блока 2 управления соединены с соответствующими входными шинами блоков-процессоров 1. 19

l,п+1 выходные шины блоков-процессорон 1.1-1.п соединены с входными разрядными шинами блока 3 компараторов > первый выход которого соединен с перными входами блока 2 управления, вторые входы блока 2 управления соединены с первым, вторым и третьим выходами соответствующих тактовых последовательностей генератора 4 тактовых импульсов, выход опорной тактовой последовательности и выход так5 товой последовательности компарирова-. ния которого соединены с соответствующими входами блока 3 компараторов, выходная разрядная шина блоха-процессора I.п+1 соединена с соответствующей входной шиной генератора 4 тактовых импульсов, четвертый и пятый выходы тактовых последовательностей которого соединены с соответствующими входами блоков-процессоров

1.1...1,n+1, входные шины данных блоков-процессоров 1 ° I...l.п+1, блока 2 управления, блока 3 компараторов, генератора 4 тактовых импульсон соединены с вычислительным комплексом (3BM).

Блоки-процессоры 1.1...1 п предназначены для формирования четырехразрядных тестовых и эталонных последовательностей. Количество блоковпроцессоров 1 выбирается исходя из разрядности необходимой тестовой и ,эталонной посылок. Один блок-процес-. сор 1.(п+1) необходим для управления генератором 4 тактовых импульсов.

Выходные разрядные шины первого .7, второго 8, третьего 9 блоков па-.

3884

158

5 установки режима работы данного блока-процессора 1, выходная шина регистра !7 команд соединена с соответствующими входными шинами блоков 7-!

9 памяти и буферного регистра 10, С-входы буферных регисторов 10-12 и

С-вход буферного регистра !4 соединенные генератором 4 тактовых импульсов.

Блоки-процессоры 1.1...1.n+I могут работать в трех режимах: режиме записи, режиме считывания с операндом и режиме считывания с результа: том.

Блоки 7 и 8 памяти предназначены

: для хранения операндов А и В, а блок 9 памяти — для хранения микро:команд V. Блок 2 управления содер;жит три одинаковых блока 1.2...2.3, которые предназначены для управления

: адресами блоков 6 и 9 памяти блока, процессора 1. В каждом из блоков

2.1-2.3 управления блока 2 (фиг,3) счетчик 18 текущего адреса соединен

: с выходной шиной блока 19 начально. го адреса, счетчик 20 глубины цикла соединен с выходной шиной блока 21 глубины цикла, счетчик 22 количества циклов соединен с блоком 23 количества циклов, счетчик 24 адресов выход ной шиной соединен с блоком 19 на:чального адреса, с блоком 21 глубины цикла, с блоком 23 количества

: циклов, дешифратор 25 адреса, выходом соединенный с дешифратором 26

:команд, который выходной шиной сое.динен с регистром 27 команд, элемент, HIIH 28, выходом соединенный с входом счетчика 24 адресов, С-вход которого соединен с выходом элемента

И 29, одним из входов соединенного .с выходом элемента И 30, один вход которого соединен с выходом счетчика

20 глубины цикла, а другой вход — с одним из выходов счетчика 20 коли-. чества циклов, другой выход которого соединен с одним из входов элемента

ИЛИ 28, С-входы счетчиков 18, 20 и 22 соединены с соответствующими выходами генератора 4 тактовых импульсов, выходная шина регистра 27 команд соединена с соответствующими входными шинами счетчика 18 текущего адреса, счетчика 20 глубины цикла, блока 21 глубины цикла, блока

19 начального адреса, счетчика 22 количества циклов, блока 23 количества циклов, счетчика 24 адресов и мультиплексора 31, другие входнь1е шины которого соединены соответствей-, но с выходной шиной счетчика 18 и с выходной шиной счетчика 22, один из входов которого соединен с выходом счетчика 20 глубины цикла.

Счетчики 20 и 22 предназначены для формирования адреса циклически.

Параметрами, определяюпчми каждую адресную циклическую последователь- ность, являются начальный адрес цикла, глубина цикла, количество повторяемых циклов. Блоки 19, 21 и 23 предназначены для записи адресных циклических последовательностей, необходимых для формирования заданной тестовой или эталонной последовательности. Счетчики 18, 20 и 22 стробируются одной из тактовых частот последовательностей Е, Г, f . Выход дешифратора 32 адреса соединен с входом дешифратора 33 команд, выходной шиной соединенного с регистром 34 команд, выходная шина которого соединена с первым 35, вторым 36, третьим

37 одинаковыми программируемыми герестраиваемыми формирователями тактовых последовательностей с частотами г fy

Устройство содержит также кварцевый генератор 38, программируемый перестраиваемый формирователь 39 тактовых последовательностей f f прог-:

35 Раммируемый неперестраиваемый формиро ватель 40 тактовой последовательности компарирования (f )

Тактовые последовательности f ,Е, и, выдаваемые генератором 4, е

4Q могут иметь как одинаковую частоту и фазовый сдвиг, так и различные.

Тактовые последовательности f<, fz, f имеют частоту, равную меньшей из к частот тактовых последовательностей

f, f fз. Тактовая последовательЭ ность f имеет программируемый фазоф вый сдвиг относительно f 1, Е тактовая по едоват ь ость ТХ име-. ет фазовый сдвиг относительно f, тактовая последовательность f „ имеет фазовый сдвиг относительно f<. Pe-. гистр 34 команд предназначен для управления программированием и рабо:той формирователей 35-37,39 и 40 тактовых последовательностей.

Устройство работает следующим образом.

Перед началом работы устройство программируется для формирования ка1583884 кого-либо конкретного теста конкретной интегральной схемы. Программа формирования теста состоит из трех часг тей: программы работы блоков-процес-. соров 1, программы работы блока 2 управления, програы ы работы генератора 4 тактовых импульсов.

После программирования перед началом работы устройства в генератор

4 тактовых импульсов устанавливают начальные коэффициенты деления, коды диапазонов, в блоке 2 управления счетчики 18 текущего адреса устанавливаются в исходное состояние с помощью блока 19 начального адреса, в счетчики 20 глубины цикла записывается глубина начального цикла, в счетчики 22 количества циклов — количество повторяемых циклов с параметрами начального цикла.

После установки всех счетчиков и регистров устройства в начальное состояние из ЭВМ 5 на генератор 4 тактоl2 22 вых импульсов подается сигнал Пуск . 25

Передним фронтом тактовых импульсов последовательности тактируются счетчики 18, 20 и 22 блока 2.1 уп равления. Текущий адрес формируется счетчиком 18, одновременно вычисляется глубина текущего цикла счетчиком

22 глубины цикла по сигналу, посту пающему предварительно с ЭВМ 5.

Если счетчик 20 глубины цикла работает в режиме вычитания от задан ной величины, то в момент, когда содержимое его становится равным нулю, счетчик 20 выдает сигнал, запускающий счетч пс 22 количества циклов, а в счетчик 20 по этому сигналу IIepe 40 писывается начальное значение глубины цикла, а в счетчик 18 — начальное значение текущего адреса. Это проис" ходит до тех пор, пока не заполнится счетчик 22 количества циклов. 45

Как только счетчик 22 заполнится и одновременно обнулится счетчик 21 глубины цикла, элементы И 29 и 30 по заднему фронту тактового импуль- . са последоват льности f„ формируют тактовый импульс для счетчика 24, по которому устанавливается следующий адрес для блоков 19, 21 и 23.

При этом из блоков 21 и 23 считываются параметры новой циклической последовательности текущего адреса и за 2 И писываются в счетчики 18, 20 и 22 соответственно. По переднему фронту следующего после установки счетчиков 18, 20 и 22 тактового импульса последовательности f„ счетчик 18 текущего адреса начинает формировать новую циклическую последовательность текущего адреса аналогично описанному.

Аналогично формируются циклические последовательности текущих адресов блоками 2,2 и 2,3 управления, тактирование осуществляется тактовыми последовательностями f и Е- соответственно. Коды циклических последовательностей текущих адресов обозначены на временной диаграмме (фиг.5) ААО-АА11, АВО-АВ11. AV 0-А

Vll для блоков 2.1-2,3 управления соответственно.

В соответствии со значениями текущих адресов, сформированными блоками

2,2,2,2 и 2,3 блока 2 управления из блоков 7-9 памяти всех блоков-процессоров 1.1...1.n+! (фиг,2) считывается информация, при этом частота считывания информации из каждого иэ блоков 7-9 памяти равна частоте смены текущего адреса.

По переднему фронту импульсов тактовой последовательности f, сформированной генератором 4 тактовых импульсов, информация переписывается в буферные регистры 10-12 блоков-процессоров l. Если информация из какойлибо группы блоков 7-9 памяти считывается с частотой, меньшей частоты тактовой последовательности f то в соответствующий буферный регистр

10, 11 или 12 повторно записывается предыдущая информация. Таким образом на входах А, В, U вычислительного устройства 13 информация меняется с различной частотой, т ° е. над неизменными операндами А и В можно производить различные операции U либо одну и ту же операцию V производить над различными операндами А и В.

Информация, считанная из блоков

7-9 памяти и переписанная в буферные регистры 10-12, обозначена на времейной диаграмме (фиг.5) A)-А4, В1-04, 71-Ч4 ° Выходной сигнал вычислительного устройства 13 обозначен .АЛУ lр- 4р.

По переднему фронту импульсов тактовой последовательности выходной сигнал вычислительного устройства 13 записывается в буферный регистр 14 (сигнал БР АЛУ lр-4р на фиг.5).

1583884

Сигнал с выходов буферного регистра 14 подается на вход буферного регистра 10 ина выход блока-процессора 1 . В случае, если перед началом работы устройства в какой5 либо блок-процессор 1.1...1.пт1 занесен режим работы с выходным сигналом вычислительного устройства 13 то в буферный регистр 10 по переднему фронту импульсов тактовой последовательности f будет записыватьФ ся не информация, считанная из блока памяти, а информация, записанная в буферный регистр 14 по предыдущему такту тактовой последовательности f<.

Результирующие сигналы блок-процессоров 1.1-1.п представляют собой тестовую и эталонную последовательности. Тестовая последовательность через блок 3 компараторов транслируется на объект контроля (например, проверяемую микросхему), а эталонная последовательность сравнивается с реакцией объекта контроля no ne-. 25 реднему фронту импульсов тактовой последовательности f„.

Результат сравнения из блока 3 компараторов подается на блоки 2.12.3 управления и для .остановки счетчика 18 текущего адреса, и в ЭВМ для обработки результатов контроля. Коды текущих адресов ААО-AAII, АВО-АВII, AV О-А 711 с выходов блоков 2.1-2.3 управления после остановки счетчика 18 также подаются на. ЭВИ для обработки результатов контроля.

Через два импульса тактовой последовательности Е„ после появления определенного индекса на выходе 40 блока-процессора I.п+1 происходит перенастройка частоты соответствующей тактовой последовательности f f

f ð f3 p f g p f 5 следовательно у и частоты смены текущих адресов ААО- 45

ААI I, АВО-АВ11, AV О-А Vl l в счетчиках 18 блоков 2.1...2.3 управления, а также и частоты передачи операндов

А и В и операций U на входы вычислительного устройства 13 блоков-процес-50 соров 1.1...1.n+l.

Формула изобретения

Устройство для функционального контроля цифровых схем, содержащее блок управления, генератор так товых импульсов и блок компараторов, входными шинами соединенные с входомэлектронно-вычислительной машиж, о т л и ч а ю щ е е с я тем, что, с целью повышения эффективности контроля за счет повышения эффективности использования узлов памяти заданного объема и сокращения времени контроля, в устройство введены и+1 блоков-процессоров,.каждый из которых содержит первый, второй и третий блоки памяти, выходные разрядные шины которых соединены с соответствующими входными шинами первого, второго и третьего буферных региетров, выходными шинами соединенных с соответствующими входными шинами вычислительного устройства, в 1ходкая шина которого соединена с входной шиной четвертого буферного регистра, выходная шина последнего соединена с соответствующей информационной входной шиной блока компараторов и с второй входной шиной первого буферного регистра, дешифратор адреса, выход которого соединен с входом дешифратора команд, выходная шина которого соединена с входной шиной регистра команд, выходной ши" ной соединенного с первыми входньг и шинами первого, второго и третьего блоков памяти и с третьей входной шиной первого буферного регистр,"., С-входы первого, второго и третьего буферных регистров соединены с первым выходом генератора тактовых импульсов, второй вход которого соединен с С-входом четвертого буферного регистра, третий, четвертый и пятый выходы генератора тактовых импульсов соединены с первой группой входов блока управления, вторая группа входов которого соединена с выходом блока компараторов, первым и вторым вхо" дами соединенного с шестым и седьмым выходами генератора тактовых импульсов, шина управления которого соединена с выходной шиной (n+1)-ro блока-процессора, первая, вторая и . третья выходные шины блока управления соединены с соответствующими первыми,вторыми и третьими" входными шинами блоков-процессоров, четвертые входные шины которых соединены с шиной входов-выходов электронно-вычислительной. машины.

2. Устройство по п.l, о т л и ч аю щ.е е с я тем, что блок управления состоит из трех одинаковых блоков, каждый из которых содержит счетl 583884 .

12 чик текущего адреса, соединенный информационным входом с выходной шиной запоминающего блока начального адреса, счетчик глубины цикла, соединенный информационным входом с выходной шиной запоминающего блока глубины цикла, счетчик количества циклов, соединенный информационным вхьдом с выходной шиной запоминающего блока количества циклов, счетчик адресов, выходной шиной соединенный с адресными входами запоминающего блока начального адреса, запоминающего блока глубины цикла, запоминающего блока количества циклов, дешифратор адреса, выход которого сое-. динен с управляющим входом дешифратора команд, выходная шина которого соединена с входной шиной регистра команд, элемент ИЛИ, выход которого соединен с входом разрешения счетчика адресов, С-вход которого соединен с выходом первого элемента И, одним входом соединенного с выходом второ"

ro элемента И, один вход которого соединен с выходом счетчика глубины цикла и управляющим входом счетчика количества циклов, а другой вход— с одним из выходов счетчика количества циклов, другой выход которого сое. динен с одним из входов элемента ИЛИ, С-входы счетчика текущего адреса, счетчика глубины цикла и счетчика количества циклов соединены с первой группой входов блока управления, вы- . ходная шина регистра команд соединен на с управляющими входными шинами счетчика текущего адреса, счетчика глубины цикла, счетчика количества циклов, запоминающего блока начального

5 адреса, запоминающего блока глубины цикла, запоминающего блока количествациклов счетчика адресов и мультиплексора, первая входная шина которого соединена с выходной шиной счетчика текущего адреса и с первой выходной шиной блока управления, а вторая — с выходной шиной счетчика количества циклов, выход мультиплексора соединен с второй выходной шиной блока управления, I

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что генератор тактовых импульсов содержит дешифратор адреса, выходом соединенный с входом дешифратора команд, выходной шиной соединенного с входом регистра команд, выходная шина которого соединена с 5 первыми входами первого, второго и третьего формирователей тактовых последовательностей, кварцевый генератор, четвертый формирователь тактовых последовательностей, неперестраивае39 мый формирователь тактовой послсдовательности компарирования, выход кварцевого генератора соединен с входами первого, второго и третьего и четвертого формирователей тактовых последовательностей и с входом неперестраиваемого формирователя тактовой последовательности компарирования.

1583884

1583884 фт

Р, fp!

Щ4ф11

ЯМ+4811

Л Й1-. Ю11

Я 14 Яф

81+84

1. Р

: АИф ф с аюлЛмр

I I !

1

1 I

1 I,Рог.5

Составитель В. Савинов

Техред Л.Сердюкова

Корр ектор Т. Палий

Редактор А. Козориз

Заказ 2253 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101