Частотно-фазовый дискриминатор

 

Изобретение относится к автоматике и вычислительной технике. Цель изобретения - повышение точности и надежности работы частотно-фазового дискриминатора. Для этого дискриминатор содержит блок 1 фазового сравнения, блок 2 логической блокировки, логические триггеры 3 и 4, RS-триггер 5, элементы И-НЕ 6-8, элементы И 9 и 15, дешифратор 10, D-триггеры 11 и 12, элемент ИЛИ-НЕ 13 и сумматор 14. Цель достигается за счет устранения сбоев при совпадении во времени входных импульсов. 2 ил.

(l9) (И) СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ, РЕСПУБЛИН (51)5 H 03 D 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4430558/24-09 (22) 23.05.88 (46) 30.08.90. Бюл. № 32 (71) Омский политехнический институт (72) А.В ° Бубнов, В.Г.Кавко и А.М,Сутормин (53) 621.374.33 (088.8) (56) Авторское свидетельство СССР

¹ 448844662211, кл. H D 13/00, 1975. (54) ЧАСТОТНО-ФАЗОВЫЙ ДИСКРИМИНАТОР (57) Изобретение относится к автоматике и вычислительной технике, Цель

2 изобретения — повышение точности и надежности работы частотно-фазового дискриминатора. Для этого дискриминатор содержит блок 1 фазового сравнения, блок 2 логической блокировки, логические триггеры 3 и 4, RS-триггер

5, элементы И-НЕ 6-8, элементы И 9 и 15, дешифратор 10, D-триггеры 11 и

12, элемент ИЛИ-НЕ 13 и сумматор 14.

Цель достигается за счет устранения сбоев при совпадении во времени входных импульсов. 2 ил.

1589373

Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве логичес-кого элемента сравнения частоты следо- 5 вания импульсов задающего генератора„ определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи,, 10 расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Цель изобретения — повышение точнОсти и надежности работы за счет 15 устранения сбоев при совпадении во времени входных импульсов.

На фиг. 1 представлена функциональная электрическая схема предлагаемого частотно-фазового дискрими- 20 натора; на фиг. 2 — временные диаграммы, поясняющие его работу, Предлагаемый частотно-фазовый дискриминатор содержит блок 1 фазового сравнения, блок 2 логической 25 блокировки, первый 3 и второй 4 блокирующие триггеры, RS-триггер 5, первшй 6, второй 7 элементы И-НЕ, третий элемент И-НЕ 8, первый элемент

И 9, дешифратор 10, первый 11 и вто- 30 рой 12 D-триггеры, элемент ИЛИ-НЕ 13, сумматор 14 и второй элемент И 15.

Частотно-фазовый дискриминатор работает следующим образом °

Блок 1 фазового сравнения служит для фазового сравнения импульсон

Эталонной и контролируемой частот и формирования последовательности импульсов, снимаемых с первого выхода ! блока 1, период следования которых у равен периоду эталонной частоты, а длительность пропорциональна величине фазового рассогласования сравниваемых частот„ Блокирующие триггеры.

3 и 4 служат для формирования сигналов блокировки выходного сигнала блоха 1 сравнения с помощью блока 2 логической блокировки. При этом высокий уровень сигнала С на выходе первого блокирующего триггера 3 соответствует режиму фазового сравнения, а высокий уровень сигнала D на выходе второго блокирующего триггера 4 — режиму насыщения частотно-фазового дискриминатора при

Блок 2 логической блокировки служит для формирования выходного сигнала в соответствии с логической функцией

Il(f= AC (В+Ь), где A — выходной сигнал

Режим ра- Логические сигналы

D С В А D4 D3

2 3 4 5 6 7

0 0 0 0

0 1

1 0

0 1 0 0

0 1

1 0 0 0

0 1

1 0

0 0

0 0

0 1

0 0

0 1

1 0

0 1

1 0

1 0 к з

Фазовое сравнение

fk= f

f„>f

Примечание. ПЗ иП4- выходы блокирующих триггеров 3 и 4 соответственно.

Первый 11 н второй 12 D-триггеры вместе с вторым элементом И-НЕ 7 образуют синхронный счетчик импульсов контролируемой частоты. Второй элемент И-НЕ 7 осуществляет требуемую начальную установку триггера 5 и формирует сигнал на информационных входах триггеров 11 и 12. RS-триггер 5 служит для формирования сигнала разрешения сброса счетчика в начальное с первого выхода блока 1 фазового сравнения, пропорциональный величине фазового рассогласования сравниваемых частот (инверсный сигнал);  — выходной сигнал с второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты между двумя импульсами эталонной частоты; С вЂ” выходной сигнал первого блокирующего триггера

3; D — - выходной сигнал второго блокирующего триггера 4.

Режим фазового сравнения дискриминатора соответствует наличию высокого уровня сигнала С и низких уровней сигналов В и D. При этом проинверти-, рованный сигнал А проходит на выход устройства. Дешифратор 10 в зависимости от состояния блока 1 фазового сравнения и блокирующих триггеров 3 и 4 формирует сигналы, поступающие на информационные входы этих триггеров.

Работу дешифратора 10 можно пояснить таблицей состояния.

373

Если устройство находится в режиме фазового сравнения, то элемент И-НЕ 8 открыт сигналом с выхода первого блс—

5 кирующего триггера 3 и сигнал А с первого выхода блока 1 фазового сравнения проходит на выход. В режимах насыщения дискриминатора элемент И-НЕ 8 закрыт низким уровнем сигнала с выхода первого блокирующего триггера 3 и выходной сигнал устройства определяется сигналом на втором входе элемента И 9.

Временные диаграммы (фиг. 2) даны для различных режимов работы частотно-фазового дискриминатора.

На интервале t д — t эталонная частота f э превышает контролируемую

Дискриминатор находится в насы20 щении, При увеличении контролируемой частоты в момент прихода двух импульсов частоты f К между двумя импульсами

Г (момент t< ) устройство переходит в режим фазового сравнения. Опереже25 ние изменения выходного сигнала диск-риминатора обусловлено действием сигнала В, передний фронт которого определяется фронтом второго импульса f, а задний фронт — передним фронтом им30 пульса fý °

5 1589 положение по переднему фронту импульса эталонной частоты. Синхронный счетчик импульсов служит для подсче та количества импульсов контролируемой частоты, поступивших между двумя импульсами эталонной частоты, Если счетчик импульсов находится в состоянии, отличном от начального, то на втором входе RS-триггера 5 устанавливается высокий уровень напряжения и в момент прихода импульса эталонной частоты f триггер 5 сохраняет свое состояние, при этом элемент

И-НЕ 6 открыт и сигнал проходит на сброс счетчика, т,е. первого 11 и второго 12 D-триггеров ° После сброса КБ-триггер 5 устанавливается в состояние "О", элемент И-HE 6 закрывается, а счетчику разрешается вести подсчет импульсов контролируемой частоты Г

При отсутствии импульсов контролируемой частоты Е К между двумя импульсами эталонной частоты f в блоэ кирующих триггерах 3 и 4 происходит изменение информации следующим образом: а) из режима насыщения при ЙК Ъ Г происходит переход в режим фазового сравнения; б) из режима фазового сравнения происходит переход в режим насыщения при f q < f в) режим насыщения при f z a f > со- храняется. к Э $5

При приходе двух и более импульсов контролируемой частоты f. между дву К мя импульсами эталонной частоты f происходит один из следу.ощих переходов:

40 а) из режима насыщения при Йк а f> происходит переход в режим фазового сравнения; б) из режима фазового сравнения . происходит переход в режим на45 сыщения при f Ä > f; в) режим насыщения при f ъ f cok храняется.

Устройство может находиться в трех основных режимах работы: насыщения

50 при Г К» Г, фазового сравнения и насьш ения при f К ) f>. Переход из режима в режим синхронизирован по импульсам эталонной частоты f э, В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты f К между двумя импульсами эталонI ной частоты.

На интервале t — t дискриминатор находится в режиме фазового сравнения.

На выходе первого блокирующего триггера 3 находится высокий уровень напряжения, разрешающий прохождение сигнала А на выход устройства. При даль--. нейшем нарастании контролируемой частоты ГК в момент повторного прихода двух импульсов fk ìåæäó двумя импуль-. сами f> устройство переходит в режим насыщения при f )f . Опережение появк э ления низкого уровня напряжения на выходе устройства обеспечивается появлением высокого уровня сигнала В. На интервале tZ — t дискриминатоР в режиме насыщения при f <> Г . Блокировка сигнала А с первого выхода блока осуществляется сигналом D с выхода второго блокирующего триггера 4. При уменьшении контролируемой частоты в

MoMeIlT t прихода нуля импульсов между двумя импульсами f устройство возвращается в режим фазового сравнения, а при дальнейшем уменьшении частоты Й к (повторном приходе нуля импульсов f< между двумя импульсами f )

Э в момент t устройство переходит в режим насыщения при f Кс f>. Дальней1589373 шее снижение частоты не приводит к изменению режима работы, В результате обеспечивается надежная работа дискриминатора при совпадении во времени входных импульсов за счет синхронизированного переключения по передним фронтам входных импульсов блока 1 фазового сравнения и блокирующих триггеров 3 и 4.

Формула изобретения. Частотно-фазовый дискриминатор, содержащий последовательно соединенные блок фазового сравнения, первый: и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, и блок логической блокировки, выход которого является выходом частотно-фа.— зового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с вторым и третьим входами блока логической блокировки, при этом блок фазового сравнения содержит по следовательно соединенные RS — òðèããåð и первый элемент И-НЕ, второй вход которого соединен с первым входом

RS-триггера и является .вторым входом блока фазового сравнения, и второй элемент И-НЕ, а блок логической блсКировки содержит последовательно соединенные третий элемент И-Ш ., первый элемент И, причем первый и второй входы третьего элемента И-Ш . являются соответственно первым и вторым входами блока логической блокировки, а выход первого элемента И вЂ” его выходом, отличающийся тем, что, с целью повышения точности и надежности в работе за счет устранения сбоев при совпадении во времени входных импульсов, в него введен дешифратор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока фазоI вого сравнения, третий и четвертый входы дешифратора соединены соответственно с выходами первого и второго блокирующих триггеров, информационные входы которых подсоединены соответственно к первому и второму выходам дешифратора,, а тактовые входы— к второму входу блока фазового срав1р нения, второй выход которого соединен с четвертым входом блока логической блокировки, при этом в блок фазового сравнения введены первый и второй D-триггеры, тактовые входы которых объединены между собой и являются первым входом блока фазового сравнения, инверсный выход первого и прямой выход второго D-триггеров являются соответственно первым и втоZp рым выходами блока фазового сравнения, прямой выход первого и инверсный выход второго D-триггеров соединены соответственно с первым и вторым входами второго элемента И-НЕ, 25 выход которого соединен с вторым входом RS-триггера и информационными входами первого и второго D-триггеров, а выход первого элемента И-НЕ соединен с S-входом первого и R-вхо3р дом второго D-триггеров, в блок ло,гической блокировки введен элемент

И3!И-НЕ, первый и второй входы которого являются соответственно третьим и четвертым входами блока логической блокировки, а выход элемента ИЛИ-НЕ

35 соединен с вторым входом второго элемента И, причем дешифратор выполнен в виде сумматора, первый, второй, т ретий и четвертый входы которого явля4О ются соответственно одноименными входами дешифратора, и второго элемента

И, первый и второй входы которого соединены соответственно с первым и вторым выходами сумматора, при этом вы45 ход второго элемента И и выход переноса сумматора являются соответственно первым и вторым выходами дешифратора.

1589373

u,)

U„)

1(А)

<(a) г(с)

Составитель В.Цветков

Редактор Л.Пчолинская Техред. Л.Олийнык Корректор Т.Малец

Заказ 2546 Тираж 653 Подписное

ВНИИП 1 Государственного комитета по .изобретениям и открытиям при ГКНТ СЧСР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †издательск комбинат "Патент", г. Ужгород, ул. Гагарина, 101